SU656218A1 - Счетчик с коррекцией ошибок - Google Patents

Счетчик с коррекцией ошибок

Info

Publication number
SU656218A1
SU656218A1 SU772558923A SU2558923A SU656218A1 SU 656218 A1 SU656218 A1 SU 656218A1 SU 772558923 A SU772558923 A SU 772558923A SU 2558923 A SU2558923 A SU 2558923A SU 656218 A1 SU656218 A1 SU 656218A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
elements
failures
decoder
register
Prior art date
Application number
SU772558923A
Other languages
English (en)
Inventor
Алексей Нилович Жирабок
Борис Павлович Подкопаев
Михаил Петрович Сошин
Дмитрий Олегович Яковлев
Original Assignee
Ленинградский Ордена Ленина Электротехнический Институт Им. В.И.Ульянова (Ленина)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ленинградский Ордена Ленина Электротехнический Институт Им. В.И.Ульянова (Ленина) filed Critical Ленинградский Ордена Ленина Электротехнический Институт Им. В.И.Ульянова (Ленина)
Priority to SU772558923A priority Critical patent/SU656218A1/ru
Application granted granted Critical
Publication of SU656218A1 publication Critical patent/SU656218A1/ru

Links

Landscapes

  • Hardware Redundancy (AREA)

Description

единен с выходом дешифратора, входы KoTofporo соединены с выходами регистра сдвига, введены два дополнительных 9ле мента ИЛИ и мажоритарный элемент, выход Которого соединен со входом регистр сдвига, а входы - с выходами элементов ИЛИ, входы дополнительных элементов ИЛИ и остальные входы элементов ИЛИ соединены с соответствующими выходами дешифратора. На чертеже тфедставлена функциональна  схема устройства. Устройство содержит регистр 1 сдвига , элементы ИЛИ 2-4, мажоритарный элемент 5, дешифратор 6, тактовую шину 7. Выходы регистра 1 сдвига соеди- вены со входами дешифратора 6, выходы которого соединены со входами алемен тов ИЛИ 2-4, выходы которых срединены со входами мажоритарного элемента 5 выход которого соединен со входом регистра 1 сдвига. Входы элементов ИЛИ 2-4 подсоединены к выходам дешифратора 6 таким образом, что на их выходах по вл ютс  единичные потенциалы только в том случае , когда в perHCTfje 1 сдвига установлено состо ние, непосредственно пред™ шествующее состо нию с единицей в первом разр де, дл  всех осталшых состо НИИ регистра сдвига, на выходах элемен- тов ИЛИ 2-4 присутствует нулевой потенциал . Полный рабочий цикл счетчика приведен в таблице, из которой следует, что на первый разр д регистра 1 должна за- , водитьс  единица в следуюпюм такте, если в насто щем такте в регистре 1 установлено одно из состо ний О, 7, 9, Рассмотрим состо ние О, Дешифратор 6 устроен так, что на трех определенных выходах его, заводимых на входы элементов ИЛИ 2-4, по вл ютс  единичные сигналы только в том случае, когда в регистре 1 установлено состо ние О, дл  всех остальных состо ний регистра 1 указанные выходы имеют нулевые сигналы. При этом указанные выходы соединены с разными разр дами регистра 1 так что при искажении одного из разр дов регистра 1 искажаетс  только один выход. Дл  состо ний 7, 9 регистра 1 все получаетс  аналогичньпу образом.
При по влении неправильного зваче- нн  в некотором разр де регистра 1 изза сбо  или при однократном отказе в дешифраторе 6 или схемах ИЛИ 2-4 на выходе одного из элементов ИЛИ по вит с  ввеировильный сигнал, два остальных шгемента ИЛИ сохран ют правильные и одвнвковые сигналы на своих выходах. В итоге на выходе мажоритарного эле-

Claims (2)

  1. мента 5 по витс  правильный сигнал, который в следующем такте установит в правильное состо ние первый разр д регистра 1. Аналогична  ситуаци  произойдет в следующем такте. Таким образом, не более чем за дес ть тактов в регистре 1 установитс  правильное состо ние, которое там должно быть при отсутствии сбо  или отказа. 5.65 В ттредложенном устройстве исправл ютс  одиночные сбои в регистре сдвига или однократные отказы в дешифраторе 6 или в элементах ИЛИ 2-4, Аналогично можно построить цепь кор- рекции дл  устранени t-кратных сбоев, В этом случае мажоритарные элементы 5 будут иметь 2i +1 входов, а количесгво эл менгов ИЛИ будет равно также 2t + 1, Формула изобретени Счетчик с коррекцией ошибок, содержащий регистр сдвига, дешифратор и элемент ИЛИ, первый вход которого соединен с вькодом дешифратор, входы которого соединены с Выходами регистра сдви 8 га, отличающийс  тем, что, с целью получени  коррекции сбоев и части отказов без потери фазы счета, в него введены два дополнительных элемента ИЛИ ЕГ мажоритарный элемент, выход которого соединен со входом регистра сдвига , а входы - с выходами элементов ИЛИ, входы дополнительных элементов ИЛИ и остальные входы элементов ИЛИ соединены с соответствующими выходами дешифратора . Источники информации, прин тые во внимание при экспертизе 1.Патент Японии № 47-16357, кл, Н 03 К 23/О6, 1972.
  2. 2.Патент США № 3555249, кл. Н 03 К 23/02, 1971.
SU772558923A 1977-12-26 1977-12-26 Счетчик с коррекцией ошибок SU656218A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772558923A SU656218A1 (ru) 1977-12-26 1977-12-26 Счетчик с коррекцией ошибок

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772558923A SU656218A1 (ru) 1977-12-26 1977-12-26 Счетчик с коррекцией ошибок

Publications (1)

Publication Number Publication Date
SU656218A1 true SU656218A1 (ru) 1979-04-05

Family

ID=20739709

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772558923A SU656218A1 (ru) 1977-12-26 1977-12-26 Счетчик с коррекцией ошибок

Country Status (1)

Country Link
SU (1) SU656218A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4686676A (en) * 1984-03-14 1987-08-11 U.S. Philips Corporation Apparatus and method for determining true data in a digital data stream from distorted data

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4686676A (en) * 1984-03-14 1987-08-11 U.S. Philips Corporation Apparatus and method for determining true data in a digital data stream from distorted data

Similar Documents

Publication Publication Date Title
US3986333A (en) Electronic digital clock
SU656218A1 (ru) Счетчик с коррекцией ошибок
GB1355706A (en) Device comprising a plurality of series arranged storage elements
SU679985A1 (ru) Устройство дл исправлени арифметических ошибок
JPS58219850A (ja) 誤り位置検出回路
SU690476A1 (ru) Устройство дл последовательного выделени единиц из п-разр дного двоичного кода
SU1043636A1 (ru) Устройство дл округлени числа
SU370605A1 (ru) УСТРОЙСТВО дл ВЫЧИТАНИЯ
SU809582A1 (ru) Счетчик джонсона
SU1465883A1 (ru) Устройство дл делени чисел
JP2529902B2 (ja) ビット相関判定回路
SU743199A1 (ru) Распределитель импульсов
SU1282135A1 (ru) Устройство дл сдвига информации с контролем
SU1037234A1 (ru) Устройство дл ввода информации
SU1571573A1 (ru) Последовательный сумматор
SU1273919A1 (ru) Устройство дл сложени в двоичной и в двоично-дес тичной системе счислени
JPS57705A (en) Operating method of ladder circuit input part on column cycle system
SU494744A1 (ru) Преобразователь двоично-дес тичного кода в двоичный
RU1791818C (ru) Устройство дл контрол остаточного кода по модулю три
SU1177812A1 (ru) Микропрограммное устройство управления
SU860335A1 (ru) Устройство дл исправлени ошибок в дискретной информации
SU1322480A1 (ru) Устройство дл определени количества единиц в двоичном числе
SU1751756A2 (ru) Устройство дл сложени и вычитани чисел по модулю Р.
JPS61273019A (ja) シンドロ−ム計算装置
SU1005059A1 (ru) Мажоритарное декодирующее устройство