SU656218A1 - Счетчик с коррекцией ошибок - Google Patents

Description

единен с выходом дешифратора, входы KoTofporo соединены с выходами регистра сдвига, введены два дополнительных 9ле мента ИЛИ и мажоритарный элемент, выход Которого соединен со входом регистр сдвига, а входы - с выходами элементов ИЛИ, входы дополнительных элементов ИЛИ и остальные входы элементов ИЛИ соединены с соответствующими выходами дешифратора. На чертеже тфедставлена функциональна  схема устройства. Устройство содержит регистр 1 сдвига , элементы ИЛИ 2-4, мажоритарный элемент 5, дешифратор 6, тактовую шину 7. Выходы регистра 1 сдвига соеди- вены со входами дешифратора 6, выходы которого соединены со входами алемен тов ИЛИ 2-4, выходы которых срединены со входами мажоритарного элемента 5 выход которого соединен со входом регистра 1 сдвига. Входы элементов ИЛИ 2-4 подсоединены к выходам дешифратора 6 таким образом, что на их выходах по вл ютс  единичные потенциалы только в том случае , когда в perHCTfje 1 сдвига установлено состо ние, непосредственно пред™ шествующее состо нию с единицей в первом разр де, дл  всех осталшых состо НИИ регистра сдвига, на выходах элемен- тов ИЛИ 2-4 присутствует нулевой потенциал . Полный рабочий цикл счетчика приведен в таблице, из которой следует, что на первый разр д регистра 1 должна за- , водитьс  единица в следуюпюм такте, если в насто щем такте в регистре 1 установлено одно из состо ний О, 7, 9, Рассмотрим состо ние О, Дешифратор 6 устроен так, что на трех определенных выходах его, заводимых на входы элементов ИЛИ 2-4, по вл ютс  единичные сигналы только в том случае, когда в регистре 1 установлено состо ние О, дл  всех остальных состо ний регистра 1 указанные выходы имеют нулевые сигналы. При этом указанные выходы соединены с разными разр дами регистра 1 так что при искажении одного из разр дов регистра 1 искажаетс  только один выход. Дл  состо ний 7, 9 регистра 1 все получаетс  аналогичньпу образом.

При по влении неправильного зваче- нн  в некотором разр де регистра 1 изза сбо  или при однократном отказе в дешифраторе 6 или схемах ИЛИ 2-4 на выходе одного из элементов ИЛИ по вит с  ввеировильный сигнал, два остальных шгемента ИЛИ сохран ют правильные и одвнвковые сигналы на своих выходах. В итоге на выходе мажоритарного эле-

Claims (2)

1. мента 5 по витс  правильный сигнал, который в следующем такте установит в правильное состо ние первый разр д регистра 1. Аналогична  ситуаци  произойдет в следующем такте. Таким образом, не более чем за дес ть тактов в регистре 1 установитс  правильное состо ние, которое там должно быть при отсутствии сбо  или отказа. 5.65 В ттредложенном устройстве исправл ютс  одиночные сбои в регистре сдвига или однократные отказы в дешифраторе 6 или в элементах ИЛИ 2-4, Аналогично можно построить цепь кор- рекции дл  устранени t-кратных сбоев, В этом случае мажоритарные элементы 5 будут иметь 2i +1 входов, а количесгво эл менгов ИЛИ будет равно также 2t + 1, Формула изобретени Счетчик с коррекцией ошибок, содержащий регистр сдвига, дешифратор и элемент ИЛИ, первый вход которого соединен с вькодом дешифратор, входы которого соединены с Выходами регистра сдви 8 га, отличающийс  тем, что, с целью получени  коррекции сбоев и части отказов без потери фазы счета, в него введены два дополнительных элемента ИЛИ ЕГ мажоритарный элемент, выход которого соединен со входом регистра сдвига , а входы - с выходами элементов ИЛИ, входы дополнительных элементов ИЛИ и остальные входы элементов ИЛИ соединены с соответствующими выходами дешифратора . Источники информации, прин тые во внимание при экспертизе 1.Патент Японии № 47-16357, кл, Н 03 К 23/О6, 1972.
2. 2.Патент США № 3555249, кл. Н 03 К 23/02, 1971.