SU1177812A1

SU1177812A1 - Микропрограммное устройство управления

Info

Publication number: SU1177812A1
Application number: SU843709023A
Authority: SU
Inventors: Vasilij P Suprun; Grigorij N Timonkin; Vyacheslav S Kharchenko; Viktor A Malakhov; Sergej N Tkachenko; Roman I Mogutin; Aleksandr V Sychev
Original assignee: Vasilij P Suprun; Grigorij N Timonkin; Vyacheslav S Kharchenko; Viktor A Malakhov; Sergej N Tkachenko; Mogutin Roman; Aleksandr V Sychev
Priority date: 1984-03-11
Filing date: 1984-03-11
Publication date: 1985-09-07

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении центральных и периферийных устройств управления ЭВМ и вычислительных систем.

Цель изобретения - сокращение оборудования.

Второе поле адреса исключают за счет организации оперативной )

коррекции номера модифицируемого адресного разряда.Обеспечение коррекции номера разряда адреса, модифицируемого при ветвлении, позволяет, удалив второе поле адреса, сохранить высокую гибкость микропрограммирования и исключить необходимость введения пустых микрокоманд.

Коды номера модифицируемого разряда адреса хранятся в свободных полях логических условий микрокоманд. Для идентификации содержимого поля логических условий вводится метка, которая для микрокоманд ветвления равна нулю, а для микрокоманд, в поле логических условий которых записан код номера модифицируемого разряда - единице.

Введение регистра кода модифицируемого разряда адреса и обусловленных им связей позволяет хранить и выдавать код номера модифицируемого разряда на информационные входы дешифратора.

Введение дешифратора и обусловленных им связей с коммутатором адреса позволяет управлять выбором модифицируемого разряда адреса следующей микрокоманды. Введение новых связей для генератора тактовых импульсов позволяет синхронизировать работу устройства.

2

Введение элемента И, первого и второго элементов ИЛИ-НЕ и обусловленных ими связей позволяет управлять работой регистра -хода модифици₅ руемого разряда адреса и дешифратора соответственно.

На фиг.1 приведена функциональная схема предлагаемого микропрограм много устройства управления; на

О фиг.2 - функциональная схема коммутатора адреса; на фиг.З - временная диаграмма работы устройства; на фиг.4 - фрагмент микропрограммы, реализуемой предлагаемым устройством

5

Микропрограммное устройство управления (фиг.1) содержит блок 1 памяти микрокоманд,' группу Ц выходов немодифицируемых разрядов ад,θ реса блока памяти микрокоманд,

группу 1₂ выходов кода микроопера. ций блока памяти микрокоманд, выход Ц признака ветвления . блока памяти микрокоманд, группу 1^ выходов

₅ кода анализируемых логических условий блока памяти микрокоманд, регистр 2 адреса, регистр 3 микрокоманд, выход 3, признака конца команды регистра микрокоманд, группу

О 3 ₂ выходов кода микроопераций регистра микрокоманд, выход 3_? признака конца работы регистра микрокоманд регистр 4 номера модифицируемого, раз ряда адреса, коммутатор 5 адреса, дешифратор 6, мультиплексор 7 логи⁵ ческих условий, генератор 8 тактовых импульсов, триггер 9 пуска, элемент И 10, первый 11 и второй 12 элементы ИЛИ-НЕ, группу 13 входов кода команды, вход 14 пуска и группу

⁰ 15 выходов, группу 16 входов логических условий, первый 17 и второй

3

4

11778

18 выходы генератора тактовых импульсов .

Коммутатор 5 адреса (фиг.2) содержит группу И элементов ЗИ-ИЛИ 19(-19информационные входы 5

2ϋ,-2ϋ_η третьей и четвертой групп, информационные входы 2121 _и второй группы и информационные входы 22(22„ первой группы.

На фиг.З нумерация соответствует 10 обозначениям, принятым на фиг.1.

На фиг.4 использованы следующие обозначения: X₃<₊₁ , χμ₂ - проверяемые логические условия, [иу _}

Ъ*,, ^М;,^Мл\г)^Мн_г>^М9»^М}»Г микроко- 15 манды микропрограммы.

Устройство работает следующим образом.

В исходном состоянии все элементы устройства (фиг.1) находятся в 20 нулевом состоянии за исключением триггера разряда поля на выходе 3, признака "Конец команды” регистра '3 микрокоманд, который находится в единичном состоянии и разрешает пере- 25 дачу через коммутатор 5 адреса кода операции с входа 13 устройства для его последующей записи в регистр 2 адреса. Цепи приведения схемы в исходное состояние условно не показаны.зо

По сигналу "Пуск" с входа 14 устройства триггер 9 устанавливается в единичное состояние и включает генератор 8 тактовых импульсов.

По первому тактовому импульсу 35

с выхода 17 генератора 8 тактовых импульсов в регистр 2 адреса с труппы 13 входов устройства через коммутатор 5 адреса записывается код реализуемой команды, который явля- 40 ется адресом первой микрокоманды микропрограммы. Адрес первой микрокоманды с выхода регистра 2 адреса поступает на вход блока 1 памяти микрокоманд, в результате чего на 45 группе 1, выходов блока 1 памяти микрокоманд появляется адрес .очередной микрокоманды, который поступает на первые информационные входы элементов 3 И-ИЛИ 19,-19„ коммутатора 50 5 адреса (фиг.4). Одновременно на группе 1^ выходов кода микроопераций появляется код первой микрооперации, который поступает на информационные входы регистра 3 микроко- 55 манд.

По заданному фронту второго тактового импульса с выхода 18 генератора 8 тактовых импульсов код микрооперации записывается в регистр 3 микрокоманд. Микрооперации с группы

‘ 3₂ выходов регистра 3 микрокоманд поступают на группу 15 выходов устройства.

Если микрокоманда, выполняемая устройством, не является микрокомандой ветвления, то на грут.е 1+ выходов блока 1 имеет место нулевой код и на выходе 1присутствует нулевой сигнал, который запрещает прохождение второго тактового импульса с выхода 18 генератора 8 тактовых импульсов на синхровход регистра 4 через элемент И 10 и тем

"самым запрещает запись в регистр 4 кода, поступившего на его информационные входи с группы Ц выходов блока 1 памяти микрокоманд. На выходе элемента ИЛИ-НЕ присутствует единичный сигнал, так как на него поступает нулевой код с группы Ι4 выходов блока 1 памяти микрокоманд. Нулевой сигнал с выхода элемента ИЛИ-НЕ 12 закрывает дешифратор 6 и на его выходах присутствует нулевой код, который разрешает прохождение адреса с группы 1, выходов через коммутатор 5 адреса на информационные входы регистра 2 адреса. Далее при выполнении линейных участков микропрограммы устройство функционирует аналогично описанному. Микрокоманда ветвления реализуется устройством за два такта работы: подготовительный и исполнительный. В подготовительном такте работы, в котором выполняется микрокоманда, предшествующая микрокоманде ветвления, при поступлении адреса на вход блока 1 на группе 1, выходов появляется адрес следующей микрокоманды, который поступает на первую группу информационных входов коммутатора 5 адреса, на группе 1₂ выходов появляется код микроопераций, который по заднему фронту второго тактового импульса,поступившего с выхода 17 генератора 8 тактовых импульсов, записывается в регистр 3. На группе Ι4 выходов появляется ненулевой код, задающий номер разряда адреса, который модифицирует при выполнении микрокоманды ветвления в следующем такте работы устройства. На выходе 15 появляется единичный сигнал, по которому код с группы 14. выходов по

$

1177812

6

второму тактовому импульсу, поступившему с выхода 18 генератора 8 тактовых импульсов через элемент И 10, записывается в регистр 4 номера модифицируемого разряда адреса. На выходе, элемента ИЛИ-НЕ 11 присутствует нулевой сигнал, так как код, поступающий на его входы, ненулевой. На выходе элемента ИЛИ-НЕ 12 присутствует нулевой сигнал, который держит дешифратор 6 в закрытом состоянии, и на его выходах присутствует нулевой код, который разрешает прохождение адреса с группы 1<- выходов через коммутатор 5 на группу информационных входов регистра 2.

В следующем (исполнительном) такте работы по первому импульсу с выхода 17 генератора 8 адрес записывается в регистр 2 и с его выхода поступает на вход блока 1 памяти микрокоманд. На группе 1( выходов 'появляется адрес следующей микрокоманды, который поступает на входы коммутатора 5. На группе 1₂ выходов появляется код микроопераций, который по второму тактовому импульсу с выхода 18 генератора 8 тактовых импульсов записывается в регистр 3 микрокоманд. На выходе Ц появляется нулевой сигнал., который запрещает запись кода с группы. Ц выходов в регистр 4. На группе 1₄ выходов паявляется код логических условий, в соответствии с которым мультиплексор 7 сформирует на своем выходе значение этого условия, которое поступает на входы всех элементов 3 И-ИЛИ 19^ — 19^, коммутатора 5 адреса. На выходе элемента ИЛИ-НЕ 11 присутствует нулевой сигнал, так как на его входа поступает ненулевой код. Единичный сигнал с выхода элемента ИЛИ-НЕ 12 открывает дешифратор 6 и на его выходе, соответствующем поступающему на его вход коду номера модифицируемого разряда адреса с регистра 4, появляется единичный сигнал, который поступит на прямой и инверсный входы элемениа И-ИЛИ 19^ коммутатора 5, соответствующего ΐ -му модифицируемому разряду адреса. Этот сигнал запрещает прохождение сигнала с группы 1, выходов, а по прямому входу разрешает прохождение на выход элемента ЗИ-ИЛИ коммутатора 5 сигнала,поступающего с мультиплексора 7. Если значение логического условия равно "0", то в‘модифицируемом разряде останет5 ся "0". Если логическое условие равно "1", то этот единичный сигнал через ί -й элемент ЗИ-ИЛИ 19,’ коммутатора 5 поступает на соответствующий информационный вход регистра

10 2 адреса и в модифицируемый разряд адреса запишется "1". Сигналы остальных разрядов адреса с группы 1, выходов пройдут через коммутатор 5 на соответствующие информационные

15 входы регистра 2 без изменения,так как на выходах дешифратора 6, соответствующих этим разрядам, присутствуют нулевые сигналы.

Таким образом, предлагаемое устройство позволяет реализовать при ветвлении микропрограммы модификацию микропрограммного задаваемого разряда адреса. Если микрокоманды ветвлений следуют подряд, то модификация адреса осуществляется по разряду, заданному перед первой микрокомандой ветвления.

Если первая микрокоманда реализуемой микропрограммы является микрокомандой ветвления, то в этом случае в регистре 4 номера модифицируемого разряда записывается нулевой код. На выходе элемента ИЛИ-НЕ 11 присутствует нулевой сигнал, так как на его входы поступает ненулевой код с группы Ц выходов. На выходе элемента ИЛИ-НЕ 12 присутствует единичный сигнал, который открывает дешифратор 6, на нулевом выходе которого, подключенном к' инверсному и прямому входам первого элемента ЗИ-ИЛИ 19; коммутатора 5 адреса, появляется единичный сигнал. В соответствии с кодом логических условий, поступающим с группы 14 выходов блока 1 на вход мультиплексора 7, он выделяет значение логического условия и в зависимости от него происходит модификация первого разряда адреса.

Таким образом, если микропрограмма начинается с микрокоманды ветвления, предлагаемое устройство осуществляет модификацию адреса следующей микрокоманды по первому разряду.

При считывании последней микрокоманда микропрограммы на выходе 3 ₄

8

7 .

регистра 3 появляется "1" (микрооперация "Конец команды"), которая переключает коммутатор 5 адреса на прием кода команды следующей микропрограммы, поступившего на группу . 13 входов устройства.

Если реализуемая микропрограмма является последней, то в последней

1177812

ее микрокоманде содержится микроопе рация "Конец работы". При считывании этой микрокоманды на выходе 3$ регистра 3 имеет место "1", ко₃ торая устанавливает триггер 9 в исходное состояние, прекращая тем самым работу генератора 8 тактовых импульсов.

Фиг. 1

1177812

1 177812

17

1δ

3.1

Я02

Ц -Π .π π Π... Π--Π.....п п. η νι π.

Ο.......Π.....Π. Π Π,·Π„Π Π. Π. П -Л

ΓΞ1

1.3

коз

ко*

11

12

ЛС6

ΠΧΖΟΣΧΏα.

“X

ΓΊ

ΐη

Фиг.»3

·· 9

• ··

Мг

Claims

МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее блок памяти микрокоманд, регистр адреса,' регистр микрокоманд, мультиплексор логических условий, коммутатор адреса, триггер пуска, генератор тактовых импульсов, причем вход пуска устройства соединен с входом установки в 'Ί" триггера пуска, выход которого соединен с входом запуска генератора тактовых импульсов, первый и второй выходы которого соединены соответственно с входами синхронизации регистра адреса и регистра микрокоманд, группа выходов кода микроопераций которого является группой выходов устройства, группа выходов коммутатора ад·» реса соединена с группой информационных входов регистра адреса, группа выходов которого Соединена

с группой адресных входов блока памяти микрокоманд, группа выходов

кода микроопераций которого соединена с группой информационных входов регистра микрокоманд, первая группа информационных входо-в коммутатора адреса является группой входов кода команды устройства, выход признака конца работы регистра микрокоманд соединен с входом установки в "0" триггера пуска, группа выходов кода анализируемых логических условий блока памяти микрокоманд соединена с группой управляющих входов мультиплексора логических условий, группа информационных входов которого является группой входов логических условий устройства, выход мультиплексора логических условий соединен с первым управляющим входом коммутатора адреса, вторая группа информационных входов которого соединена с группой выходов немодифицируемых разрядов адреса блока памяти микрокоманд, отличающееся тем, что, с целью сокращения оборудования, оно содержит регистр номера модифицируемого разряда адреса, дешифратор,, первый и второй элементы ЙЛИ-НЕ и элемент И, причем выход признака конца команды регистра микрокоманд соединен с вторым управляющим входом коммутатора адреса, третья и четвертая группы информационных входов которого соединены с группой выходов дешифратора,группа входов которого соединена с группой. выходов регистра номера модифицируемого разряда адреса,группа информационных входов которого соединена с группой входов первого

η 77812

1177812

элемента ИЛИ-НЕ и с группой выходов кода анализируемых логических условий блока памяти микрокоманд,выход признака ветвления которого соединен с первым входом элемента И и с первым входом второго элемента ИЛИ-НЕ, выход которого соединен со стробирующим входом дешифратора,

второй выход генератора тактовых импульсов соединен с вторым входом элемента И, выход которого соединен с входом синхронизации регистра номера модифицируемого разряда, выход первого элемента ИЛИ-НЕ соединен с вторым входом второго элемента ИЛИ-НЕ. ' · ·"

I