SU1658143A1 - "Одноразр дный дес тичный сумматор в коде "5421" - Google Patents

Abstract

Изобретение относитс  к цифровой технике . Целью изобретени   вл етс  повышение контролепригодности сумматора. Одноразр дный дес тичный сумматор содержит трехразр дный двоичный сумматор 1, корректирующий трехразр дный двоичный сумматор 2, сумматор 3 по модулю два, блок 4 формировани  сигнала переноса, блок 5 формировани  сигнала коррекции, элемент И-НЕ 6. элемент ИЛИ-НЕ 7. Сумматоры 1, 2, 3 и блоки 4, 5 выполнены пара- фазными. 1 ил.

Description

Ј

а сл

00

5

00

Изобретение относитс  к цифровой вычислительной технике.

Целью изобретени   вл етс  повышение контролепригодности.

На чертеже показана схема сумматора.

Сумматор соержит трехразр дный одиночный парафазный сумматор 1, корректирующий трехразр дный двоичный парафазный сумматор 2, парафазный сумматор 3 по модулю два, парафазный блок 4 формировани  сигнала переноса, парафазный блок 5 формировани  сигнала коррекции , элемент И-НЕ 6, элемент ИЛИ-НЕ 7, Блок 4 содержит элементы И-ИЛИ-НЕ 8 и 9. Блок 5 содержит элементы И-ИЛИ-НЕ 10 и 11.

Основные принципы организации дес тичного сумматора следующие.

Сумматор  вл етс  асинхронным, т.е. не требует синхронизирующих тактовых импульсов и входные сигналы могут приходить в случайные моменты времени. Это позвол ет на операцию суммировани  отводить ровно столько времени, сколько требуетс  в каждом конкретном случае.

Каждый парафазный вход или выход может находитьс  в одном из трех состо ний, соответствующих логической 1, логическому О или отсутствию информации, Вход (выход) находитс  в состо нии логической 1, если на его первую фазу подана логическа  1 (высокий потенциал), а на вторую фазу подан логический О (низкий потенциал). Вход (выход) находитс  в состо нии логического О, если на его первую фазу подан логический О (низкий потенциал), а на вторую фазу подана логическа  1 (высокий потенциал). Когда на входе (выходе) отсутствует информаци , то на обе фазы подана логическа  1 либо логический О.

Работа сумматора должна быть организована так, что после каждой операции суммировани , т.е. информационного состо ни  входов и выходов (10 или 01), следует операци  установлени  входов и выходов сумматора в состо ние отсутстви  информации (11 либо 00).

Такой прием позвол ет избежать возможности возникновени  рисков сбо  в логических цеп х сумматора, т.е. возможны переходы только между смежными состо ни ми .

Сумматор выполн ет сложение над дес тичными числами, представленными в коде 5 4 2 Г.

Сумматор работает следующим образом .

Три младших разр да слагаемых поступают на входы сумматора 1 и суммируютс  по правилам двоичной арифметики. Если значение суммы трех младших разр дов

слагаемых равно 5 (10 01 10), 6 (10 10 01), 7 (10 10 10) или 8-ми ( ), то срабатывает блок 5.

Коррекци  заключаетс  в добавлении

числа 3 (01 10 10) и значению суммы трех младших разр дов. Старшие разр ды слагаемых ЬиЫ, С4С4 поступают на входы сумматора 3 по модулю два и суммируютс  с учетом сигнала переноса в данный сумма0 тор ЦЦ. Сигнал переноса UU формируетс  элементами И-НЕ 6, ИЛИ-НЕ 7 в зависимр- СТИ.РТ состо ний выходов переноса 1Ез, Ез, ЕЗ. Ез сумматора 1 и корректирующего сум5 матора 2. Парафазный выход дес тичного переноса принимает значение логической 1 (, ), когда оба старших разр да слагаемых равны 1, либо один из них равен 1, а значение суммы трех младших

0 разр дов равно 5, 6, 7, 8 или 4 и имеетс  логическа  1 на парафазном входе переноса (. ).

Claims (1)

1. Формула изобретени  Одноразр дный дес тичный сумматор в

   5 коде 5421, содержащий трехразр дный двоичный сумматор, корректирующий трехразр дный двоичный сумматор, сумматор по модулю два, блок формировани  сигнала переноса, блок формировани  сигнала кор0 рекции и элемент И-НЕ, при этом выходы разр дов трехразр дного двоичного сумматора соединены с первыми входами соответствующих разр дов корректирующего трехразр дного двоичного сумматора, вы5 ходы разр дов которого соединены с выходами разр дов дес тичного сумматора с первого по третий, выход четвертого разр да которого соединен с выходом сумматора по модулю два входы блока формировани 

   0 сигнала коррекции соединены с выходами разр дов и переноса трехразр дного двоичного сумматора и входом переноса дес тичного сумматора, а выход подключен к вторым входам первого и второго разр дов

   5 корректирующего трехразр дного двоичного сумматора, входы первых, вторых и третьих разр дов первого и второго операндов дес тичного сумматора соединены соответственно с первыми и вторыми входами соот0 ветствующих разр дов трехразр дного двоичного сумматора, входы четвертых разр дов первого и второго операндов соединены с первым и вторым входами сумматора по модулю два, входы блока формировани 

   5 сигнала переноса соединены с входами четвертых разр дов первого и второго операндов дес тичного сумматора, с выходами разр дов и переноса трехразр дного двоичного сумматора и с входом переноса дес тичного сумматора, а выход соединен с выходом переноса дес тичного сумматора,

   выходы инверсного значени  переносаректирующий трехразр дный двоичный трехраэр дного двоичного сумматора и кор-сумматор, блоки формировани  сигнала пе- ректирующего трехразр дного двоичногореноса и сигнала коррекции и сумматор по сумматора подключены к входам элемента5 модулю два выполнены парафазными и вве- И-НЕ, выход которого соединен с шинойден элемент ИЛИ-НЕ, входы которого сое- пр мого значени  третьего входа суммато-динены с выходами пр мого значени  ра по модулю два. вход переноса дес тично-переноса трехразр дного двоичного сумма- го сумматора соединен с входом переносатора и корректирующего трехразр дного корректирующего трехразр дного двоично-10 двоичного сумматора, а выход соединен с го сумматора, отличающийс  тем, что,шиной инверсного значени  третьего входа с целью повышени  контролепригодности.сумматора по модулю два трехразр дный двоичный сумматор, кор