SU1737446A1 - Сумматор по модулю чисел Ферма - Google Patents

Description

Изобретение относитс  к вычислительной ,технике и радиотехнике и может быть использовано в устройствах цифровой обработки сигналов, специализированных вычислител х.

Цель изобретени  - повышение надежности .

На фиг. 1 представлена схема сумматора по модулю чисел Ферма; на фиг. 2 - схема блока задани  режима.

Сумматор содержит двоичный сумматор 1, элемент И 2, блок 3 задани  режима, первый элемент ИЛИ-НЕ 4, элемент ИЛИ 5, регистр 6, второй элемент ИЛИ-НЕ 7 и триггер 8.

Блок 3 задани  режима состоит из первого 9 и второго 10 элементов НЕ, а также первого 11 и второго 12 элементов И, причем первый вход блока 3 задани  режима соединен с первым входом второго элемента И 12 и через первый элемент НЕ 9 с первым входом первого элемента И 11, второй вход блока 3 задани  режима соединен через второй элемент НЕ 10 с вторыми входами элементов И 11 и 12, выходы разр дов выхода блока 3 задани  режима соединены с выходами элементов И 11 и 12, входом нулевого потенциала сумматора, выходом второго элемента НЕ 10 и выходом второго элемента И 12.

В соответствии с правилами выполне- ни,  арифметических операций в кольце чисел по модулю чисел Ферма суммирование двух операндов производитс  по следующему алгоритму: если старший разр д одного из слагаемых равен единице, то сумме присваиваетс  значение другого слагаемого; если старшие разр ды обоих слагаемых равны единице, то сумме присваиваетс  значение нуль и в старший разр д (п) записываетс  единица; ё противном случае суммируютс  (п - 1) значащих разр дов, дополн етс  значение переноса и суммируетс  со значащими разр дами суммы, при этом старший разр д  вл етс  переносом из последнего значащего разр да.

При выполнении суммировани  по этому алгоритму может возникнуть ситуаци , когда результат суммировани  равен нулю (или модулю) при ненулевых значени х слагаемых . В этом случае сумматор переходит в режим генерации, период которой определ етс  временем задержки сигнала на элементах внутри микросхем. Этот процесс можно по снить примером сложени  двух чисел в кольце по модулю четвертого числа Ферма F4- 2+1:

01101010011010010 00010101100101101

61111 11 11 11 11 11 11

1

1 0000 00 00 00 00 00 00

о

О 0000 00 00 00 00 00 00

и т.д.

Поскольку на последнем этапе суммировани  в n-м разр де результата по вл етс  единица, она в инвертированном виде поступает на вход переноса двоичного сумматора и цикл операции суммировани  повтор етс , т.е. сумматор переходит в режим генерации.

Двоичный сумматор 1 обеспечивает суммирование двух (п - 1) разр дных операндов; Он выполнен по типовой схеме сумматора с ускоренным переносом.

Блок 3 задани  режима формирует управл ющие сигналы дл  двоичного сумматора 1 согласно таблице.

Триггер 8 выставл ет на выходе единицу по положительному фронту импульса, формируемого по наличию всех выходных переносов двоичного сумматора 1.

Двоичный сумматор 1 может быть реализован на микросхемах К555ИПЗ и К555ИП4, т.е. имеет инверсные входы и выходы переноса.

Сумматор работает следующим образом .

Когда старшие разр ды обоих слагаемых равны единице, на выходе элемента И 2 формируетс  единица, поступающа  на вход элемента ИЛИ 5. На выходе элемента ИЛИ 5 также по вл етс  единица, котора 

фиксируетс  в регистре 6 по положительно- му перепаду тактового импульса, что в соответствии с алгоритмом суммировани   вл етс  достаточным признаком нулевого результата суммировани . Когда старший

разр д одного из слагаемых не равен единице , выход элемента И 2 находитс  в нулевом состо нии, выход элемента ИЛИ-НЕ 4 - также в нулевом состо нии, на входе элемента ИЛИ-НЕ 7 присутствует либо устойчивое состо ние единицы, либо устойчивое состо ние нул  в зависимости от значений выходных переносов сумматора 1. И в той, и в другой ситуации после перевода триггера 8 в исходное состо ние на его тактовом

входе нет перепада из одного состо ни  в другое, а значит, на выходе триггера 8 сохран етс  значение нул , это приводит к по влению на выходе элем ента ИЛИ 5 значени  нул , которое фиксируетс  в регистре 6 в

момент прихода тактового импульса.

В случае наличи  двух нулевых значений старших разр дов слагаемых возможны два варианта: либо аналогичный описанному , когда хот  бы один из тетрадных переносов отсутствует, либо когда все тетрадные

переносы присутствуют, что соответствует получению нулевого результата. Как видно из приведенного числового примера, на первом этапе все младшие (п -1) разр дов результата суммировани  принимают значение 1. При этом выходы переносов равны единице (переносы отсутствуют). Старший разр д переноса , равный единице, инвертируетс  элементом И Л И-НЕ 4 и поступает на вход переноса сумматора 1. Это приводит к тому, что все младшие (п -1) разр дов суммы принимают значение О и по вл ютс  все тетрадные переносы (станов тс  равными нулю). Старший разр д переноса инвертируетс  на элементе ИЛИ-НЕ 4 и поступает на вход пере- носа сумма тора 1. При этом сумматор 1 переходит в состо ние, аналогичное исходному. Таким образом, возникает ситуаци , привод ща  к возбуждению схемы. Однако равенство нулю всех тетрадных переносов сум- матора 1 приводит к переключению из нул  в единицу выхода элемента ИЛИ-НЕ 7. По фронту этого импульса переключени  триггер 8 переводитс  в единичное состо ние, единица поступает на второй вход элемента ИЛИ 5 и с его выхода фиксируетс  в регистре 6.

Возникающие в процессе генерации новые перепады уровн  невыходе элемента ИЛИ-НЕ 7 не вызывают изменени  состо ни  триггера 8. В исходное состо ние он переводитс  лишь при переходе на его вход обнулени  импульса начальной установки. Таким обр азом, независимо от процесса возбуждени  схемы формируетс  верный результат.

Claims (1)

1. Формула изобретени  Сумматор по модулю чисел Ферма, содержащий двоичный сумматор, элемент И,

   блок задани  режима, первый элемент ИЛИ-НЕ и элемент ИЛИ, причем входы разр дов , кроме старших, входов первого и второго слагаемых сумматора соединены с входами соответствующих разр дов входов первого и второго слагаемых двоичного сумматора, выходы разр дов выхода суммы которого  вл ютс  выходами младших разр дов выхода сумматора, выход старшего разр да выхода которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом элемента И, вход старшего разр да входа первого слагаемого сумматора соединен с первыми входами элемента И, первого элемента ИЛИ-НЕ и блока задани  режима, выход которого соединен с входом задани  режима двоичного сумматора, вход старшего разр да входа второго слагаемого сумматора соединен с вторыми входами элемента И. блока задани  режима и первого элемента ИЛИ-НЕ, выход и третий вход которого соединены соответственно с входом переноса и выходом старшего разр да выхода переноса двоичного сумматора, о т- личающийс  тем, что, с целью повышени  надежности, он содержит второй элемент ИЛИ-НЕ и триггер, причем выходы разр дов выхода переноса двоичного сумматора соединены с соответствующими входами второго элемента ИЛИ-НЕ, выход которого соединен с входом разрешени  записи триггера, выход которого соединен с вторым входом элемента ИЛИ, вход начальной установки и вход логической единицы сумматора соединены соответственно с входом установки в О и информационным входом триггера.

   Фиг. 2