SU1424009A1

SU1424009A1 - Последовательный сумматор-вычитатель

Info

Publication number: SU1424009A1
Application number: SU864125127A
Authority: SU
Inventors: Сергей Леонидович Титов; Юрий Федорович Рощинский; Елена Николаевна Титова
Original assignee: Специальное Конструкторско-Технологическое Бюро "Модуль" Винницкого Политехнического Института
Priority date: 1986-09-29
Filing date: 1986-09-29
Publication date: 1988-09-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и устройствах обработки цифровой информации. Цель изобретени - расширение области применени . Сумматор-вычитатель содержит элементы И 1-6, элементы ШШ 7-9, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ Ю, 11, триггеры 12, 13, входы и выходы устройства. Пос;;едовательный сумматор-вычитатель реализован по структуре синхронного автомата Мура (последовательностной схемы). 1 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах ЭВМ и устройствах обработки цифровой ин(})ормации.

Цель изобретени - расширение области применени .

Па чертеже изображена схема последовательного сумматора-вычитател

Последовательный сумматор-вычита- тель содержит первый - шестой элементы И 1-6, первьш - третий элементы lUM 7-9, первый 10 и второй 11 элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 12 и второй 13 триггеры, пр мой 14 и ин версный 15 входы первого операнда, пр мой 16 и инверсный 17 входы второго операнда, пр мой 18 и инверсный 19 оходы переноса из предыдущего разр да, пр мой 20 и инверсный 21 входы заема из предыдущего разр да, управл ющий вход 22 сложени , управ- ЛЯ115ЩИИ вход 23 вычитани , рход 24 тактировани , вход 25 установки, вы- ход 26 сумматора-вычитател , седь- Moii - дес тый элементы И 27-30, пр мо 3 HHBcpcHbii i 32 входы переноса и П11 2дьщу1цего устройства, пр мой 33 и инверсный 34 пходы з.1ема из предыду- 1це:. о устройства, пр мо; 35 и инверс- ны 36 выходы переноса в следующее ycTpofici Bo, пр мой 37 и инверсный 38 иьгкоды 5асма в следующее ус Г ройство.

Последоватольньи сумматор-вычита- тель реализован по структуре синхронного авто;- ата Мура (последователь- ностной схемы), Первьй - шестой элементы И 1 6, перв1лй 7 и второй 8 э:;ементы ЯШ1 образуют комбинационную схему, котора формирует текущую 4) нкцию возбуж 1ени дл элементов пам ти, которыми вл ютс первьй 12 и BTopoii 13 триггер1л, определ ющих текущее внутреннее состо ние после- довательностной схемы. Первый 10 и второй 1 1 элементы ИСКЛЮЧАЮЩЕЕ ШШ и трети элемент ИЛИ 9 образуют комбинационную схему, формирующую текущее значение выходного бита в зави- симости от значений текущих бит первого и второго операндов, поступающих на пр мые и инверсные входы первого 14, 15 и второго 16,17 операндов соответственно и текущего внут- реннего состо ни схемы, определ емого первым 12 и вторым 13 триггерами . Седьмой-дес тый элементы И 27- 30 служат дл формировани в начале

каждого цикла вычислени стимулирующих сигналов дл принудительной предустановки триггеров 12,13 в зависимости от состо ни сигналов переноса и заема из предыдущего каскада (предыдущего сумматора-вычитател ).

Последовательный сумматор-вычита- тель работает следующим образом.

В начале каждого цикла вычислени на вход 25 установки поступает единичный импульс. В зависимости от состо ни сигналов переноса и заема, которые поступают из предыдущего каскада соответственно на пары входов 31, 32 и 33, 34 (причем присутствие единичного потенциала сразу на двух пр мых входах переноса и заема вл етс запрещенной комбинацией), триггеры 12 и 13 устанавливаютс в соответствующее (нулевое или единичное) состо ние,

Затем по пр мому 14 и инверсному

15входам первого операнда и пр мому

16и инверсному 17 входам второго операнда начинают последовательно поступать биты чисел соответственно первого (уменьшаемого) и второго (вычитаемого) слагаемых. Поступление каждого бита операндов сопровождаетс тактовыми сигналами, поступающими по входу 24 тактировани , при этом число тактовых импульсов, поступающих по входу 24 тактировани , равн етс разр дности операндов.

Дл нагл дности описани положим, что в начале цикла вычислени выполн етс операци сложени . В этом случае по управл ющему входу 22 сложени поступает единичн|,1Й потенциал, а по управл ющему входу 23 вычитани - нулевой потенциал. После прихода очередных бит операндов в зависимости от их значени и значени сигнала на пр мом входе 18 переноса, который Поступает с пр мого выхода первого триггера 12, на выходе второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 формируетс выходной бит суммы. Комбинационна схема, образованна первым - третьим элементами И 1-3 и первым элементом Ш1И 7, формирует функцию возбуждени (сигнал лог. О или лог. 1) дл первого триггера 12. С приходом тактового импульса по входу 24 тактировани значение сигнала с выхода первого элемента ИЛИ 7 переписываетс в первый триггер 12. Им будет определ тьс внутреннее состо ние устройства в следующем такте

вычислени . На гныходе нторс о элемента Ш1Н 8 на все прем выполнени операции сложени будет присутствовать сиг нал лог, О, так как четвертый 4 и п тый 5 элементы блокируютс сигналом лог. О с управл ющего входа 23 вычитани , а шестой элемент И 6 закрыт нулевым потенциалом с пр мого выхода второго триггера 13.

После смены выполн емой операции, что определ етс по влением сигнала лог. О на управл ющем входе 22 сложени и сигнала лог. 1 на управл ющем входе 23 вычитани , на выходе первого элемента ИЛИ 7 генерируетс сигнал лог. 1 функции возбуждени первого триггера 12 до тех пор, пока по пр мому входу 14 первого операнда Поступают единичные биты уменьшаемого , а пбрвьп г-триггер 12 находитс в единичном состо нии. Если же хот бы одно из указанных вьпле условий не выи шестого элементов И, пр мш вхсщ второго операнда сумматора--вычитате- л подключен к вторым входам первого элемента ИС1чЛЮЧЛЮЩЕЕ НИИ и первого, второго, четвертог о и м того тов И, инверсный вход второго операнда сумматора-вычитател соединен с вторыми входами третьего и шестого элементов И, пр мой выход первого триггера соединен с первым входом третьего элемента ИЛИ и третьими входами второго и третьего элементов И, инверсный выход первого триггера подключен к третьему входу четвертого элемента 11, пр мой выход второго триггера соединен с вторым входом третьего элемента ИЛИ и третьими входами п того и шестого элементов И, инверсный выход второго триггера подключен к третьему входу первого элемента И, управл ющиГт вход сложени сумматора-в1 1читател подключен к четвертому входу первого элемента

полн етс или поступает единичный бит вычитаемого по пр мому входу 16 И и первому входу второго элемента второго операнда, то на выходе пер- И, управл юпц й вход вычитани сумма- вого элемента ИЛИ 7 до конца цикла вычислени будет генерироватьс сигнал Лог.О. На выходе второго элемента ИЛИ 8 сигнал функции возбуждени второго триггера 13 первый раз примет единичное значение в случае единично го бита на пр мом входе 16 второго операнда при нулевых значени х на

30

пр мом входе 14 первого операнда и пр мом выходе первого тригг-ера 12. . После этого цикл вычислени продолжаетс с генерацией сигналов на входе 20 эаема.

Claims

Формула изобре

Последовательный сумматор-вычита- тель, содержащий шесть элементов И, три элемента ИЛИ, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и два триггера, D-входы

тора-вычитател подключен к четвертому входу четвертого элемента И и первому входу п того элемента И, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с выходами первого элемента ИСКЛЮЧА ОШЕЕ Ш1И и третьего элемента ИЛИ, а вькод вл етс выходом результата сумматора-вычитате- л , тактовыГ) вход которого соединен 35 с тактовыми входами триггеров, о т- л и ч а ю щ и и с тем, что, с целью расширени области применени , в него введены седьмой, восьмой, дев тый и дес тый элементы И, первые тени 40 входы которых подключены к входу установки сумматора-вычитател , а вторые йходы подключены соответственно к пр мому и инверсному входам переноса и пp мo fy и инверсному вхо

и шестого элементов И, пр мш вхсщ второго операнда сумматора--вычитате- л подключен к вторым входам первого элемента ИС1чЛЮЧЛЮЩЕЕ НИИ и первого, второго, четвертог о и м того тов И, инверсный вход второго операнда сумматора-вычитател соединен с вторыми входами третьего и шестого элементов И, пр мой выход первого триггера соединен с первым входом третьего элемента ИЛИ и третьими входами второго и третьего элементов И, инверсный выход первого триггера подключен к третьему входу четвертого элемента 11, пр мой выход второго триггера соединен с вторым входом третьего элемента ИЛИ и третьими входами п того и шестого элементов И, инверсный выход второго триггера подключен к третьему входу первого элемента И, управл ющиГт вход сложени сумматора-в1 1читател подключен к четвертому входу первого элемента

И и первому входу второго элемента И, управл юпц й вход вычитани сумма-

30

35 40

которых подключены к выходам соответ- 45 дам заема сумматора-вычитател , выственно первого и второго элементов ИЛИ, входы первого элемента ИЛИ соединены с выходами первого, второго и третьего элементов И, входы второго элемента ИЛИ соединены с выходами 50 соответственно пр м1)1м и инверсным вычетвертого , п того и шестого элементов И, пр мой нход первого операнда сумматора-вычитател подключен к первым входам первого элемента ИСКЛЮХО .1Ы седьмого и восьмого элементов И подключены соответственно к S- и R-входам первого триггера, пр мой и инверсный выходы которого вл ютс

ходами переноса сумматора-вычитател , а выходы дев того и дес того элементов И подключены соответственно к S- и R-входам второго триггера, пр