SU169891A1 - Последовательный десятичный сумматор - Google Patents

Description

Известны сумматоры с фазоимиульсным представлением чисел, содержащие преобразователи фазы в число импульсов (клавиатура и 1-енератор чисел, триггер, ключи и схемы «ИЛИ, декадный счетчик на лампах с холодным катодом).

Предложенный сумматор отличаетс  тем, что в нем первый вход триггера преобразовани  первого слагаемого во врем -импульсное представление подключен к источнику импульсов первого слагаемого, его второй вход подсоединен к источникам нулевых опорных импульсов основного и дополнительного тактов. Выход триггера подключен к первому входу схемы «И преобразовани  первого слагаемого в пр мой унитарный код, второй вход которой подсоединен к источнику импульсов основного такта, а ее выход подключен к первому входу схемы «ИЛИ. Первый вход триггера преобразовани  второго слагаемого во врем -импульсное представление соединен с источником импульсов второго слагаемого, его второй вход - с источником импульсов основного и дополнительного тактов. Пр мой выход триггера подключен к первому входу трехвходовой схемы «И преобразовани  второго слагаемого в пр мой унитарный код, ее два других входа - к источнику импульсов основного такта от первого до дев того и к источнику команды сложени . Инверсный выход триггера подключен к первому входу трехвходовой схемы «И преобразовани  второго слагаемого в дополнительный унитарный код, ее два других входа - к источнику импульсов основного такта от первого до восьмого. Выходы этих схем «И подсоединены ко второму и третьему входам схемы «ИЛИ, выход последней- к счетному входу фазоимпульсного многоустойчивого элемента. Вход сброса этого элемента подключен к источнику нулевых опорных импульсов, вход тактовых импульсов - к источнику импульсов дополнительного такта . Выход фазоимпульсного многоустойчивого элемента подключен к первым входам схем совпадени  выделени  суммы и схемы формировани  импульса переноса (запрета заема ), вторые входы которых подсоединены к источникам импульсов дополнительного и основного тактов соответственно. Выход схемы формировани  импульса переноса (запрета заема) подсоединен к единичному входу регистра , его нулевой вход-к источнику импульсов первого слагаемого, а выход регистра -

через дифференцирующую цепочку к четвертому входу схемы «ИЛИ. Это дает возможность осуществить алгебраическое суммирование и уиростить схему. На фиг. 1 изображена блок-схема сумматоставлени  числа и основных и дополнительных тактовых импульсов. Синхронизаци  сумматора осуществл етс  с помощью генератора чисел блока управлени  мащлной. Этот генератор обеспечивает получение тактовых импульсов / всех чисел (от О до 9} и их наборов по двум тактам: основному 2 и дополнительному 3,

Принцип работы сумматора заключаетс  в следующем.

При сложении на вход 4 триггера 5 в основном такте поступает число Xi, на вход 6 триггера 7 в том же такте - число х. На вход 8 триггера 5 и на вход 9 триггера 7 все врем  поступают нулевые импульсы основного и дополнительного тактов О , О. На выходе 10 триггера 5 получаетс  импульс с длительностью , соответствующей фазе числа х, который поступает на вход схемы // «И, на другой вход 12 которой поступают импульсы основного такта от первого до дев того. На выходе 13 схемы 11 «И получаем сигнал в виде пакета импульсов, их число равно xi. На пр мом выходе 14 триггера 7 получаетс  импульс с длительностью, соответствующей фазе числа хг. Он поступает на вход схемы 15 «И, на вход 16 которой поступают импульсы основного такта от первого до дев того, а на вход 17 - команда операции «сложение X/C-f). На инверсном выходе 18 триггера 7 присутствует сигнал до по влени  импульса, представл ющего лз, и отсутствует от момента прихода числа до момента прихода одного из опорных нулей О , О. Этот сигнал поступает на вход схемы 19 «И, на вход 20 которой поступают импульсы основного такта от первого до восьмого. На вход 21 схемы 19 «И сигнал вычитани  (К.-) не поступает. На выходе 22 схемы 15 «И получаем сигнал в виде пакета импульсов, их число равно Х2. На выходе 23 схемы 19 «И сигнала нет. Импульсы основного такта, поступающие на вход 12, несколько задержаны относительно импульсов, поступающих на входы 16 и 20.

Импульсы с выходов 13 и 22 схем «И поступают на входы 24 и 25 схемы 26 «ИЛИ. С ее выхода сигнал поступает на счетный вход 28 фазоимпульсного многоустойчивого элемента 29. Этот счетчик преобразует общее число импульсов в фазу выходного (импульса суммы). На вход 30 элемента 29 поступают импульсы дополнительного такта от нулевого до дев того.

Если сумма Xi и , то на выходе 31 элемента 29 в основном такте имеетс  импульс ,  вл ющийс  сигналом переноса. Сигнал на выходе 31 в дополнительном такте - это сигнал суммы. Эти сигналы поступают на вход 32 схемы 33 «И, на вход 34 которой поступают импульсы дополнительного такта от нулевого до дев того, на вход 35 схемы 36 «И, на вход 37 которой в основном такте поступают импульсы от нулевого до дев того. На выходе 38 схемы 33 «И получают сумму во втором такте. При поступлении на входе

сумматора чисел, сумма которых больше дес ти , сброс импульсов с фазоимпульсного многоустойчивого элемента происходит в течение основного такта. При этом срабатывает схема 36 «РЬ и записываетс  единица, поступающа  по входу 39 в .триггер 40. Так как при использовании фазоимпульсного представлени  чисел импульс имеет место при поступлении любого числа, импульс следующего разр да числа Xi переводит триггер 40 в первоначальное состо ние. Импульс поступает по входу 41. При этом срабатывает дифференцирующа  цепочка 42, включающа  элемент задержки импульса по отнощению к взаимозадержанным импульсам, поступающим по входам 13 и 22, на врем , определ емое разрещающей способностью фазоимпульсного многоустойчивого элемента. С ее выхода через схему 26 «ИЛИ импульс переноса поступает на вход фазоимпульсного многоустойчивого элемента.

При вычитании на вход 21 поступает команда операции «вычитание (К-). При вычитании второе слагаемое, поступающее по

входу 6, представл етс  в дополнительном число-импульсном коде. Так как вследствие специфики фазоимпульсного многоустойчивого элемента цифры увеличиваютс  справа налево, то до поступлени  импульса Х2

схема 19 «И открыта и количество импульсов на ее выходе 23 равно 9-Xs.

Рассмотрим пример сложени  двух чисел и JC2-128 при представлении лга в дополнительном коде:

00263

99871

00134

Дл  получени  правильного результата необходимо запретить единицу переноса из старщего разр да, а также добавить единицу к младщему разр ду.

Добавление единицы к младщему разр ду осуществл етс  записью единицы в триггер 40 по входу 43 при подаче команды «вычитание . Запрет единицы переноса из старщего разр да может быть выполнен при интерпретации полученного результата.

Предлагаемый сумматор может быть использован в настольных электронных вычислительных мащинах, а также в р де других устройств вычислительной техники и автоматики .

Предмет изобретени 

Последовательный дес тичный сумматор, содержащий преобразователи фазы в число импульсов, декадный счетчик, отличающийс  тем, что, с целью обеспечени  алгебраического суммировани  и упрощени  схемы, в нем

выход триггера подключен к первому входу схемы «И преобразовани  первого слагаемого в пр мой унитарный код, второй вход которой подсоединен к источнику импульсов основного такта, а ее выход подключен к первому входу схемы первый вход триггера преобразовани  второго слагаемого во врем -импульсное представление соединен с источником импульсов второго слагаемого , его второй вход подсоединен к источнику импульсов основного и дополнительного тактов , пр мой выход триггера подключен к первому входу трехвходовой схемы «И преобразовани  второго слагаемого в пр мой унитарный код, ее два других входа подсоединены к источнику импульсов основного такта от первого до дев того, и к источнику команды сложени , инверсный выход триггера подключен к первому входу трехвходовой схемы «И преобразовани  второго слагаемого в дополнительный унитарный код, ее два других входа подсоединены к источнику импульсов основного такта от первого до восьмого, выходы этих схем «И подсоединены ко второму и третьему входам схемы «ИЛИ, выход которой подсоединен к счетному входу

фазоимпульсного многоустойчивого элемента, второй вход сброса которого подключен к источнику нулевых опорных импульсов, вход тактовых импульсов подсоединен к источнику импульсов дополнительного такта, выход фазоимпульсного многоустойчивого элемента подключен к первым входам схем совпадени  выделени  суммы и схемы формировани  импульса переноса (запрета заема), вторые входы которых подсоединены к источникам импульсов дополнительного и основного тактов, соответственно, выход схемы формировани  импульса переноса (запрета заема) подсоединен к единичному входу регистра, нулевой вход которого подключен к источнику импульсов первого слагаемого, а выход регистра-через дифференцирующую цепочку к четвертому входу схемы «ИЛИ.

& S) W..,

U/

0

Br( 3 2in 0

Ж

0