SU330451A1 - Устройство для деления двоичных чисел - Google Patents

Description

Предлагаемое изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении цифровы.х вычислительных машин.

Известны устройства дл  делени  двоичных чисел, содержащие сумматор, регистр делител , буферный регистр и схемы анализа знака.

В известном устройстве схема комбинационного сумматора дл  четырех разр дов с одним уровнем логики сложна и технически трудно выполнима. В таком комбинационном сумматоре много логических схем «ИЛИ с большим количеством входов, следствием чего  вл етс  возрастание на элементы .

Цель изобретени  - создание устройства делени  двоичных чисел, в котором знак очередного остатка определ етс  путем анализа трех старших разр дов очередного остатка, включа  первый знаковый, приведение переноса производитс  только в знаковом разр XX

де и анализируетс  код вида х, хх, где X - «О или «1, с учетом действи , в результате которого получен анализируемый остаток, причем скорость предложенной схемы равна скорости работы схемы с комбинационным сумматором на 4 разр да.

редного остатка по трем старшим разр дам этого остатка исходили из следующих соображений: если к однор дному виду приводить только знаковые разр ды и анализировать

код вида XX, переносы

XXсумма,

то дл  такого кода: во-первых, после прибавлени  положительного нормализованного делител  к очередному сдвинутому остатк/

(вычитани  отрицательного нормализованного делител  из очередного остатка) второй знак остатка всегда во-вторых, после вычитани  положительного нормализованного делител  из очередного сдвинутого остатка

(прибавлени  отрицательного делител  к очередному остатку) второй знак всегда совпадает с первым.

В справедливости этого нетрудно убедитьс , если перебрать комбинации кодов, дающие после приведени  в 4-х старших разр дах коды:

гг%о-- ьг (т. е. коды 11,00; 11,01; 11,00 и т. д.) дл  отрицательного остатка и коды:

XXXX

0,00х. . . ., 00,01х. . . .; ОО.Юх. . . .; 00,Их

ложительному остатку код 11,0 х, к отрицательному код 00,1 X ..... и в результате знаковые разр ды нри вести к однор дному виду.:

На основании вышесказанного можно утXX

верждать, что если дл  кода хх, хх в первом знаковом разр де нуль, то носледующее действие совпадает с предыдущим. Действительно , если предыдущим действием было прибавление положительного нормализованного делител , то, поскольку в этом случае второй знак остатка всегда «I, в знаковых разр дах будет код 10,00, т. е., полученный остаток отрицателен, и следующим действием должно быть снова прибавление положительного делител . Если предыдущим действием было вычитание положительного делител , то, поскольку в этом случае второй знак всегда совпадает с первым, в знаковых разр дах

будет код 00,, т. е. полученный остаток

положителен и следующим действием будет оп ть вычитание положительного нормализованного делител  (дл  отрицательного делител  действи  обратны вышеописанным).

Кроме того, если первый знак «1, то второй знак об зательно будет «1, т. к. код «01 в знаковых разр дах получитьс  не может .

Таким образом, отпадает необходимость выработки второго знака остатка, что дает возможность упростить схему приведени  переносов старших разр дов остатка и схему анализа знака остатка, если при определении следующего действи  учитывать, результатом какого действи   вл етс  анализируемый остаток. Таким образом, схема анализа вырабатывает сигналы, онредел ющие еле/чующее действие по услови м, приведенным в таблице.

В этих случа х знак остатка неизвестен и производитс  только сдвиг очередного остатка влево на один разр д.

На фиг. 1 приведена блок-схема предложенного устройства.

Код делимого к началу операции находитс  Б параллельном сумматоре / без ценей сквозного переноса. Делитель засылаетс  на регистр 2 делител , где хранитс  в течение всей операции делени . Регистр 3 - буферный регистр, на который подаетс  либо пр мой , либо дополнительный код делител  дл  сложени  его с кодом делимого или очередного остатка.

Характером передачи кода делител  с регистра 2 на регистр 5 управл ют элементы 4, 5, включающие либо схемы «И 6 дл  передачи делител  пр мым кодом, либо схемы «И 7 дл  передачи делител  дополнительным кодом. На фиг. 1 условно показаны схемы передачи дл  одного разр да, причем каждый разр д регистра 2 может иметь парафазные выходы (либо в схемах имеютс  дополнительные инверторы).

Схемы 8 анализа знака определ ют срабатывание либо элемента 4, либо 5. На входы схем 8 подаютс  сигналы с выходом двух старших разр дов мантиссы с сумматора /, сигналы с выходов знакового разр да регистра 2 делител  и сигнал с полусумматора 9. вырабатывающего сумму переноса и сигнал поразр дной суммы дл  первого знакового разр да. Схемы 8 работают по вышеописанному алгоритму, дл  запоминани  предыдущего действи  на их входы подаютс  сигналы с элементов 4, 5.

Дл  формировани  составл ющих частного служат регистры 10, 11, на входы младших разр дов которых подаютс  сигналы с выходов элементов 4, 5.

После получени  двухр дного очередного остатка в сумматоре / в схемах 8 и 9 вырабатываютс  сигналы, определ ющие характер передачи, за это врем  в сумматоре / производитс  сдвиг очередного остатка на один разр д влево.

По сигналам с элементов 4, 5 производит с  передача кода делител  на регистр 3, причем возможны три случа : передача пр мым кодом, передача дополнительным кодом и отсутствие передачи, когда знак остатка неизвестен.

После по влени  на регистре 3 кода делител  производитс  сложение этого кода с кодом очередного остатка, в результате чего получаетс  новый очередной остаток. Таков элементарный цикл работы устройства. После получени  нового остатка цикл повтор етс . Дл  формировани  частного сигнал с выхода элемента 4 поступает на вход младшего разр да регистра 10, а сигнал с выхода элемента 5 - на вход младшего разр да регистра 11, после чего производ тс  сдвиги кода в регистрах W и // на один разр д влево , синхронно со сдвигом очередного остатка в сумматоре I. В конце операции после получени  заданного количества цифр частного код с регистров 10 и // передаетс  в сумматор 1, где дл  вычислени  истинного значени  частного производитс  сложение кода, содержащегос  в регистре 10, с дополнительным кодом составл ющей частного в регистре //.

Процесс определени  знака очередного остатка, а следовательно, и выполнение операции делени  можно существенно ускорить, если суммирование кода старших разр дов очередного остатка с кодом старщих разр дов делител  производить с опережением по отношению к суммированию полноразр дныч кодов. Дл  этого следует ввести дополнительные суммирующие схемы дл  трех старших разр дов очередного осгетка, включа  два старщих разр да мантиссы и первый знаковый разр д. Эти схемы должны управл тьс-i сигналами, определ ющими характер передачи кода с регистра делител  в буферпый регистр, и в зависимости от этих сигналов производить либо сложение двухр дного кода очередного остатка (в трех старших разр дах) с кодом трех старших разр дов делител , либо вычитание кода трех старших разр дов делител  из очередного остатке , либо сдвиг кода трех старших разр дов остатка влево на одип разр д, дава  ва выхоXX

дах во всех трех случа х код вида х, хх.

Применение опережающего суммировани  трех старших разр дов очередного остатка з устройстве делени , выполненном на элементах с двухфазным тактированием, дает возможность за каждый период тактирующего сигнала вырабатывать новый очередной остаток . Таким образом, в таком устройстве количество тактов (такт - период тактирующего сигнала), необходимое дл  получени  частного, равно количеству разр дов частного .

На фиг. 2 приведена функциональна  схема предложепного устройства.

Дл  получени  очередных остатков используетс  параллельный сумматор / без цепей сквозного переноса. Сумматор имеет две пары регистров - регистры 12, 13 поразр дных сумм и регистры 14, 15 поразр дных переносов . Код с выходов каждого разр да регистров 14, 15 подаетс  на трехвходовые сумматоры. На фиг. 2 условно показан полный сумматор 16 дл  одного разр да. На третьи входы сумматоров подаетс  код делител  с буферного регистра 3, на который выдаетс  пр мой или обратный код делител  регистра 2 делител  через логические схемы типа «И -«ИЛИ, управл емые сигналами «характер передачи с управл ющих элементов 17. На фиг. 2 условно показана групп логических схем 18 дл  одного разр да. Двухр дный код с выходов сумматоров 16 подаетс  на регистры 12, 13, выходы которых св заны со входами логических схем «П (19, 20 на фиг. 2), передающих код на регистры 14, 15 со сдвигом на один разр д влево.

Код старших разр дов с регистров 12, 13 с учетом последующего сдвига его на один разр д влево подаетс  на входы сум.мирующих схем 21 сумматора /, кроме того, на другие входы этих схем заведены выходы трех старщих разр дов регистра 2 делител  и сигналы «характер передачи с элементов 17.

Выходы схем 21 св заны со входами регистров 22, 23. Код с выходов регистров 22, 23 поступает на входы схе.м анализа S, с выхода которых сигнал «характер передачи подаетс  на в.ходы управл ющих элементов 17. Дл  запоминани  предыдущего действи  служит элемент 24, выходы которого св заны со входами схем 8. Выходы регистров 22, 23 св заны со входами комбинационного сумматора 26 дл  разр дов, с выходов которого выдаетс  одпор дный код на регистр 26.

Регистр 26  вл етс  вспомогательным, его выходы св заны со входами схе.м 21, что дает воз.можность упростить логику схем 21.

Хранением кода в регистрах, сдвигами и работой суммирующих схем управл ют два периодически.х сигнала со скважностью 2 (С| и Со на фиг. 2), один из которых управл ет хранением кода в одной паре регистров сумматора и работой логических схем, подключенных ко входам каждого разр да этой пары регистров, а другой - хранением кода D другой паре регистров и работой логических схем на их выходах.

На фиг. 2 не показаны схемы «П, через которые осуш.ествл етс  обратна  св зь, пеобходиа1а  дл  хранени  кода в каждом разр де регистра половину периода тактирующего сигнала. Но надо иметь в виду, что ко входа.м каждого разр да регистров, например , 14, 15 подключены через логические схемы «ИЛИ еще схемы «И, на один из входов которых выход соответствующего разр да регистра 4 или 15 и все эти схемы управл ютс  cигнaлo Сь у налогично хранением кода в регистрах /2, 13 управл ет сигнал С, хранением в регнстре 3 - сигнал С) и т. д.

Очередной i-й остаток полтакта хранитс  в регистрах 14, 15 и в это врем  нроизводитс  его суммирование в сумматорах 16 с пр мым или дополнительным кодом делител , хран щегос  полтакта в буферном регистре 3. Следующие полтакта код нового (г-|-1)-го очередного остатка хранитс  в регистрах 12, 13 и работают схемы 19, 20, осуществл ющие сдвиг этого (г + 1)-го очередного остатка на один разр д влево.

Таким образом, через такт на регистрах 14. 15 по вл етс  сдвинутый влево на один разр д (г+1)-й очередной остаток. Чтобы к этому моменту на буферном регистре по вилс  нужный код делител  (пр мой или дополнительный), сигнал «характер передачи , определ ющий действие с (i + 1)-м очередным остатком, должен по витьс  на полтакта раньше, т. е. одновременно с по влением на регистрах 12, 13 еще не сдвинутого влево (t + 1)-го очередного остатка. Поскольку энак остатка (сигнал «характер передачи ) определ етс  путем анализа неполностью приведенного кода старших разр дов остатка, то этот код вырабатываетс  на полтакта раньще, чем в регистрах 12, 13, т. е. схема 21 производит суммирование и неполное приведение кода трех старщих разр дов на полтакта раньше, чем сумматоры 16. Дл  этого код t-ro очередного остатка беретс  с регистров 12, 13 с учетом последующего сдвига его влево, т. е. дл  вычислени  поразр дной суммы в п-ы разр де (i + 1)-го очередного остатка иужио сложить (или вычесть ) сумму и перенос в (п-1)-м разр де L-ro очередного остатка с цифрой в п.-м разр де делител . Дл  вычислени  переноса в п-й разр д (i + 1)-го очередного остатка нужно сложить (или вычесть) сумму и перенос в (п - 2)-м разр де г-го остатка с цифрой в (п-1)-м разр де делител . Поэтому на входы схем 21 подаетс  код с разр дов регистров 12, 13, а также код с разр дов регистра делител  и сигналы «характер передачи, в зависимости от которых в схемах 21 производитс  либо сложение кодов старших разр дов i-ro очередного остатка с кодом старших разр дов делител , либо вычитание кода старших разр дов делител  из кода старших разр дов t-ro очередного остатка, либо сдвиг i-ro очередного остатка на одии разр д влево.

Схемы 21 вырабатывают приведенный код в первом знаковом разр де (t+l)-ro очередного остатка, код поразр дных сумм в л-ом и (п-1)-м разр дах и код поразр дных переносов в п-й и (п-1)-й разр ды (i + 1)-го очередного остатка (регистры 22, 23) через полтакта после по влени  кода г-го очередного остатка на регистрах 12, 13. Коды с регистров 22, 23 поступают на входы анализирующих схем 6, которые выдают сигналы «характер передачи на управл ющие элементы 4 одновременно с по влением на регистpax 12, 13 полноразр дного кода (t + 1)-го очередного остатка, что дает возможность к моменту по влени  на регистрах 14, 15 сдвинутого (i + 1)-го очередного остатка передать пр мой или дополнительный код делител  на регистр 3, после чего цикл повтор етс , вырабатываетс  (i + 2)-и очередной остаток и т. д.

Предмет изобретени 

Устройство дл  делени  двоичных чисел без восстановлени  остатка, состо щее из параллельного сумматора без цепей сквозного переноса, регистра делител , буферного регистра, включенного между сумматором и регистром делител , схемы анализа знака очередного остатка, подсоединенной к сумматору , и регистров дл  формировани  частного, отличающеес  тем, что, с целью повышени  быстродействи , сокращени  оборудовани    упрощени  устройства, оно содержит одноразр дные полные сумматоры, выходы которых подключены ко входам первого регистра запоминани  поразр дных сумм и поразр дных переносов, выходы первого регистра запоминани  поразр дных сумм и поразр дных переносов соединены со входами сдвигающего регистра, выходы которого подключены ко входам второго регистра запоминани  поразр дных сумм и переносов, а выходы второго регистра запоминани  поразр дных сумм и переносов подсоединены ко входам полных сумматоров, выходы старших разр дов первого регистра запоминани  поразр дных сумм и

0 переносов соединены с первыми входами суммирующих схем, вторые входы которых подключены к выходам старших разр дов делител , а выходы суммирующих схем подсоединены ко входу схемы анализа знака остатка.