SU842794A1 - Арифметическое устройство - Google Patents

Description

Изобретение относитс  к цифровой вычислительной технике и предназнач етс  дл  использовани  в составе цифровых вычислительных машин (ЦВМ).

Известны арифметические устройства (АУ) параллельного действи , содержащие основной и вспомогательный триггерные регистры сумматора, схемы формировани  переносов, основной и вспомогательный триггерные регистры множител  (частного) и логические элементы И, ИЛИ, обеспечивающие прием и пересылку кодов между регистрами Г ..

Недостатками их  вл ютс  сложност

и низкое быстродействие.

Наиболее близким к предлагаемому устройству  вл етс  арифметическое устройство, содержащее регистр множи тел , накапливающий регистр, сумматор и регистр множимого со схемой парафазного приема кода, содержащей логические элементы И, ИЛИ, НЕ Г2 Известные арифметические устройства обеспечивают выполнение операции умножени  только двух сомножителей одновременно. Это приводит к тому , что на каждое умножение требуетс  затратить врем  дл  приема одно

го из сомножителей и выполнени  не посредственно операции умножени , т.е. в известном АУ не обеспечиваетс  одновременное выполнение операции умножени  нескольких множимых на один множитель.

Цель изобретени  - упрощение устройства и повыщение быстродействи .

Поставленна  цель достигаетс  тем, ЧТО в арифметическое устройство содержащее основной и вспомогательны регистры сумматора, основной и вспомогательный регистры множител , элементы И, ИЛИ, управл ющие шины уст-, ройства, причем входы каждого разр да основного регистра множител  соединены с выходами соответствующих .элементов И первой и второй групп, первые входы которых подключены соответственно к инверсному и пр мому выходам соответствующего разр да вспомогательного регистра множител , а вторые входы - к шине управлени  записью кода в основной регистр множител , входы каждого разр да вспомогательного регистра подключены к выходам соответствующих элементов ИЛИ первой и второй групп, входы котооых подключены к выходам соответствукхдих элементов И третьей, четвертой , п той и шестой групп, первые входы элементов И третьей и шестой групп и первые входы элементов И четвертой и п той групп подключены соответственно к шине управлени  записью кода в вспомогательный регистр множител  и к шине управлени  сдвигом кода в регистре множител , вторые входы соответствун цих элементов И четвертой и п той групп в каждом раэр де соединены соответственно с инверсным и пр мим входом последующего разр да основного регистра множител , вторые входы соответствующих элементов И третьей и шестой групп соединены соответственно с инверсным и пр мым выходами соответствующего разр да основного регистра сумматора, выходы которого соединены с выходами соответствующих элементов ИЛИ третьей и четвертой,групп, входы которых соединены с выходами соответствующих эле ментов И седьмой, восьмой, дев той и дес той групп, первые входы элементов И седьмой и дес той групп в каждом разр де подключены к шине управлени  сдвигом кода в регистрах сумматора , вторые входы - соответственно к инверсному и пр мому выходам после дующего разр да вспомогательного регистра сумматора, первые входь элеме тов И восьмой и дев той групп соединены с пр мым и инверсным выходами соответствующего разр да вспомогательного регистра сумматора, вторые входы объединены и соединены с выхо .дом соответствующего элемента ИЛИ п  той группы, входы которого соединены с выходами.соответствующих элементов И одиннадцатой, двенадцатой и тринад цатой групп,.первые входы которых подключены соответственно к первой, второй и третьей шинам управлени  сложением по модулю 2, вторые входы элементов И одиннадцатой и двенадцатой групп подключены к шинам приема соответствующего инверсного и пр мого кода, входы каждого разр да вспомогательного регистра сумматора соед нены с выходами соответствующих элементов И четырнадцатой и п тнадцатой групп, первые входы которых подключе ны к третьей шине управлени  записью кода в вспомогательный регистр сумма тора, вторые входы соединены соответ ственно с инверсным и пр мым выхода-, ми .соответствующего разр да основного регистра сумматора, в него введены шестнадцата  и семнадцата  группы элементов И и шеста  группа элементов ИЛИ., причем в каждом разр де пер вый вход элемента И шестнадцатой гру пы подключен к пр мому выходу соотве ствукддего разр да вспомогательного регистра множител , второй вход - к инверсному выходу соответствующего разр да основного регистра сумматора первый вход элемента И семнадцатой группы в каждом разр де, кроме младшего разр да, соединен с выходом элемента ИЛИ шестой группы предыдущего разр да и вторым входол - соответствующего элемента И тринадцатой группы, первый вход элемента И семнадцатой группы мпадшего разр да подключен к шине сквозного переноса, второй вход элемента И семнадцатой группы соединен с пр мым выходом соответствующего разр да вспомогательного регистра сумматора, выходы элементов И шестнадцатой и семнадцатой групп в каждом разр де соединены со входами соответствующего элемента ИЛИ, шестой группы. На чертеже,Приведена функциональна  схема двух двоичных разр дов арифметического устройства параллельного действи , Схема содержит триггеры (Тр) 1 основного регистра множител  (частного ) , типа RS; триггеры 2 вспомогательного регистра множител  (частного/ , типа RS,триггеры 3 основного регистра сумматора, типа RS, триггеры 4 вспомогательного регистра сум-матора , типа RS, логические элемен-. ты И 5-21; логические Элементы ИЛИ 22-27; шину 28 управлени  (ШУ) пересылкой кода из вспомогательного в основной регистр множител , шину 29 управлени  пересылкой кода из основного регистра сумматора во вспомогательный регистр множител , шину 30 управлени  сдвигом кода вправо в регистре множител , шину 31 сквозного переноса, шину 32 управлени  сдвигом кода вправо в регистре сумматора , шина 33 управлени  пересылкой кода из основного во вспомогательный регистр сумматора, шину 34 управлени  выполнением элементарной операции (ЭО) сложени  по модулю 2 с инверсным кодом ВТОР9ГО слагаемого, шину 35 управлени .выполнением ЭО сложени  по модулю 2 с пр мым кодом второго слагаемого, шину 36 управлени  выполнением ЭО второго слагаемого по модулю 2, шину 37 приема (ШП) инверсного кода второго слагаемого, . шину 38 приема пр мого кода второго слагаемого.. Рассмотрим работу предлагаемого АУ на примере выполнение операции сложени  двух положительных чисел, представленных в двоичном коде, при этом код первого слагаемого хранитс  в основном триггерном регистре сумматора (триггеры 3), а код второго слагаемого поступает в устройство по шине 38 приема кода. По первому временному такту . (t } выполн етс  ЭО пересылки кода первого слагаемого из Тг 3 во вспомогательные регистры множител  и сумматора (Тг2,Тг4). Дл  выполнени  этой ЭО на ШУ 29 и ШУ 33 одновременно подаютс  исполнительные импульсы, в результате чего в Тг2 и Тг4 будут занесены коды одинаковых чисел. По второму временному такту (t) выполн етс  ЭО первого сложени  по модулю 2 кода первого слагаемого, хран щегос  в Тг2 ТгЗ и Тг4, и код второго слагаемого, поступающего в АУ по шине 38. Дл  выполнени  этой ЭО на ШУ 35 подаетс  исполнительный импульс. В тех двоичных разр дах АУ в которых на шине 38 имеетс  высокий ( низкий) потенциал, соответствующий коду единицы, исполнительный импульс по цепи И 20, ИЛИ 27 поступает на счетный вход ТгЗ и измен ет его сос то ние, т.е. выполн ет сложение кодов по модулю 2. После переключени  ТгЗ начинает формироватьс  и распрос тран тьс  в сторону старших разр дов потенциал сквозного переноса. По третьему временному такту осуществл етс  пересылка результата ело жени  кодов по модулю 2, хран щегос  в ТгЗ, в Тг4. Эта элементарна  операци  необходима дл  обеспечени  фор мировани  сквозного переноса и дл  подготовки выполнени  ЭО второго ело жени  по модулю 2. По четвертому временному такту (tf ) после завершени  распространени  потенциала переноса на ВУ 36 подаетс  исполнительный импульс. В тех двоичных разр дах АУ, в которых по шине 31 из младшего разр да поступает потенциал переноса, исполнительный импульс по цепи И 21, ИЛИ 27 поступает на счетный вход ТгЗ- и выполн ет ЭО второго сложени  кода по модулю 2. Четвертый такт завершает выпол нение операции сложени  двух кодов. операци  вычитани , кодов осуществ л етс  аналогично рассмотренному выше выполнению операции сложени . Отли ие состоит в том,/ что по второму временному такту на счетный вход ТгЗ подаетс  код с ШП 37 (а не ПШ 38). Операци  пересылки кода из основного регистра множител  в основной регистр сумматора осуществл етс  за два временных такта.. По первому временному такту выполн ютс  ЭО пересылки кода из основ ного регистра множител  во вспомогательный регистр (Тг1, Тг2) и установ ка в нулевое состо ние основного и вспомогательного регистров сумматора (ТгЗ, Тг4). В результате выполнени  этих ЭО в тех разр дах АУ, в которых Тг2 установлены в единичное состо ние, вырабатываетс  потенцигш сквозного переноса, поступающий И 21 старшего разр да, По второму временному такту осуществл етс  непосредственна  передача кода регистра множител  в основной регистр сумматора, осуществл вма  за счет поступлени  исполнительрого сигнала на ШУ 36. Если на первы 1аход И 21 поступил потенциал сквозного переноса из младшего разр да, то сигнал по цепи И 21 ИЛИ 27 поступает на счетный вход ТгЗ и измен ет его состо ние на инверсное, что эквивалентно пересылке кода из Тг1 в ТгЗ. Операци  умножени  кодов в предлагаемом устройстве выполн етс  путем последовательных сложений кода, хран щегос  в регистре сумматора, и кода, поступающего по ШП 38, и сдвигов кодов, хран щихс  в регистрах сумматора и множител , вправе на один разр д. Выполнение сдвигов кодов в регистрах сумматора и множител  осуществл етс  за два временных такта. По первому такту код основного регистра множител  (Тг1) пересылаетс  со сдвигом на один разр д второго во вспомогательный регистр множител  {Тг2). Дл  выполнени  этой ЭО на ШУ 30 подаетс  исполнительный импульс. По второму такту код числа, хран щийс  в триггерах вспомогательного регистра множител  (Тг2), пересылаетс  в основной триггерный регистр множител  (Тг1). Дл  выполнени  этой ЭО на ШУ 28 подаетс - исполнительный импульс. Сдвиг кода в регистре сумматора осуществл етс  аналогичным образом. Отличие состоит только в тОм, чтЬ пересылка кода во вспомогательный регистр выполн етс  без сдвига, а пересылк-а кода из вспомогательного регистра в основной выполн етс  со сдвигом кода.на один разр д вправо. Дл  выполнени  названных ЭО испо.-;-, нительные импульсы последовательно передаютс  на ШУ 33 и 32. При условии, что код множител  хранитс  в основном регистре множител  (Тг), код множимого поступает в АУ по ШП 38, а регистры сумматора установлены в нулевое состо ние на первом этапе выполнени  операции умножени  код регистра множител  сдвигаетс  вправо до тех пор, пока в последнем (младшем) разр де регистра не по витс  код единицы. После этого сдвиги кода в регистре множител  прекращаютс  и выполн етс  операци  сложени  кода сумматора с кодом,.поступающим по ШП 38. Операци  сложени  кодов в ходе выполнени  операции умножени  идентична рассмотренной отдельной операции сложени .После выполнени  операции сложени  производитс  одновременный сдвиг кодов сумматора и регистра множител  вправо на один разр д. Если после выполнени  ЭО сдвига кодов на один разр д вправо в последнем разр де регистра множител  снова хранитс  код единицы , то операции сложени  и сдвига повтор ютс . Если же в последнем регистра хранитс  код нул , то выполн етс  повторЕлай сдвиг кодов

регистров сумматора и множител  до тех пор, пока не будет сделано число сдвигов, равное числу двоичных разр дов регистра множител .

Предлагаемое устройство обеспечивает выполнение групповой операциц умножени  кодов, котора  заключаетс  в умножении р да кодов множимого на один множитель без прекращени  процесса умножени  на последовательный вход новых сомножителей Если в известных устройствах операци  умножени  реализует соотношение Z XY, то в предлагаемом устройстве можно выполн ть операцию Z X (Y , Yri , . , . Y,() . При этом не требуетс  прерывать.процесс умножени  дл  ввода и хранени  в одном из - регистров АУ очередного множимого

Yl.Y.i,...

Указанные коды множимых могут.хранитьс  в любых регистрах ЭВМ, имеющих св зь с АУ через элементы ИЛИ 27.

Операци  группового умножени  обеспечивает сокращение времени выполнени  операций умножени  р да сомножителей на один множитель приблизительно в 1,5 раза.

формула изобретени 

Арифметическое устройство, содержащее основной и вспомогательный регистры сумматора, основной и вспомогательный регистры множител , элементы И, ИЛИ, управл ющие шины устройства , причем входы каждого разр да основного регистра множител  соединены с выходами соответствующих элементов И первой и второй групп, .первые входы которых подключены соответственно к инверсному и пр мому выходам соответствующего разр да вспомогательного регистра множител , а вторые входы - к шине управлени  записью кода в основной регистр множител  , входы каждого разр да вспомогательного регистра подключены к выходам соответствующих элементов ИЛИ первой и второй групп, входы которых подключены к выходам соответствующих элементов И третьей, четвертой , п той и шестой групп, первые входы элементов И третьей и шестой групп и первые входы элементов И четвертой и п той групп подключены соответственно к шине управлени  записью кода в вспомогательный регистр множител  и к шине управлени  сдвигом кода в регистре множител , вторые входы соответствующих элементов И четвертой и п той групп в каждом разр де соединены соответственно с инверсным и пр мым выходом последующего разр да основного регистра множител , вторые входы соответствук цих элементов И третьей и шестой групп соединены соответственно с

инверсным и пр мым .выходами соответствующего разр да основного регистра сумматора, выходы которого соединены с выходами соответствующих элементов ИЛИ третьей и четвертой групп входы которых соединены с выходами соответствующих элементов И седьмой, восьмой, дев той и дес той групп, первые входы элементов И седьмой и дес той групп в каждом разр де подключены к шине управлени  сдвигом кода в регистре сумматора, вторые входы - соответственно к инверсному и пр мому выходам пЬследующего разр да вспомогательного регистра сумматора , первые входы элементов И восьмой и дев той групп соединены с пр мым и инверсным выходами соответствующего разр да вспомогательного регистра сумматора, вторые входы объединены и соединены с выходом соответствующего элемента ИЛИ п той группы , входы которого соединены с выходами соответствующих элементов И одиннадцатой, двенадцатой и тринадцатой групп, первые входы которых подключены соответственно к первой, второй и третьей шинам управлени  по модулю 2, вторые входы элементов И одиннадцатой и двенадцатой групп подключены к шинам приема соответственно инверсного и пр мого кода, входы каждого разр да вспомогательного регистра сумматора соединены с выходами соответствующих элементов И четырнадцатой и п тнадцатой групп, первые входы которых подключены к третьей шине управлени  записью кода в вспомогательный регистр сумматора, вторые входы соединены соответственно с инверсным и пр мым выходами соответствующего , разр да основного регистра сумматора, отличающеес  тем, что, с целью повышени  быстродействи и уменьшени  количества необходимого оборудовани , в него введены шестнадцата  и семнадцата  группы элементов И и шеста  группа элементов ИЛИ, причем в каждом разр де первый вход элемента И шестнадцатой .группы подключен к-пр мому выходу соответствующего разр да вспомогательного регистра множител , второй вход - к инверсному выходу соответствующего разр да основного регистра сумматора, первый вход элемента И семнадцатой группы в каждом разр де, кроме младшего разр да, соединен с выходом элемента ИЛИ шестой группы предыдущего разр да и вторым входом соответствующего элемента И тринадцатой группы, первый вход элемента И семнадцатой группы младшего разр да подключен к шине сквозного переноса, второй вход элемента И семнадцатой группы соединен с пр мым выходом соответствующего разр да вспомогательного регистра сумматора, выходы элементов И шестнадцатой и семнадцатой групп в каждом разр де соединены-со входами соответствующего элемента ИЛИ шестой группы. Источники информации, прин тые во внимание при экспертизе 1.Папернов А.Д., Логические основы ЦВТ. М. Сов. радио, 1972, с. 194-196. 2.Авторское свидетельство СССР № 318941, кл. G Об F 7/50, 1972 ( прототип).

Claims (1)

1. Формула изобретения

   Арифметическое устройство, содержащее основной и вспомогательный регистры сумматора, основной и вспомогательный регистры множителя, элементы И, ИЛИ, управляющие шины устройства, причем входы каждого разряда основного регистра ,множителя соединены с выходами соответствующих элементов И первой и второй групп, первые входы которых подключены соответственно к инверсному и прямому выходам соответствующего разряда вспомогательного регистра множителя, а вторые входы - к шине управления записью кода в основной регистр множителя, входы каждого разряда вспомогательного регистра подключены к выходам соответствующих элементов ИЛИ первой и второй групп, входы которых подключены к выходам соответствующих элементов И третьей, четвертой, пятой и шестой групп, первые входы элементов И третьей и шестой групп и первые входы элементов И четвертой и пятой групп подключены соответственно к шине управления записью кода в вспомогательный регистр множителя и к шине управления сдвигом кода в регистре множителя, вторые входы соответствующих элементов И четвертой и пятой групп в каждом разряде соединены соответственно с инверсным и прямым выходом последующего разряда основного регистра ' множителя, вторые входы соответствующих элементов И третьей и шестой групп соединены соответственно с инверсным и прямым выходами соответствующего разряда основного регистра сумматора, выходы которого соединены с выходами соответствующих элементов ИЛИ третьей и четвертой групп, входы которых соединены с выходами соответствующих элементов И седьмой, восьмой, девятой и десятой групп, первые входы элементов И седьмой и десятой групп в каждом разряде подключены к шине управления сдвигом кода в регистре сумматора, вторые входы - соответственно к инверсному и прямому выходам последующего разряда вспомогательного регистра сумматора, первые входы элементов И восьмой и девятой групп соединены с прямым и инверсным выходами соответствующего разряда вспомогательного регистра сумматора, вторые входы объединены и соединены с выходом соответствующего элемента ИЛИ пятой группы, входы которого соединены с выходами соответствующих элементов И одиннадцатой, двенадцатой и тринадцатой групп, первые входы которых подключены соответственно к первой, второй и третьей шинам управления по модулю 2, вторые входы элементов И одиннадцатой и двенадцатой групп подключены к шинам приема соответственно инверсного и прямого кода, входы каждого разряда вспомогательного регистра сумматора соединены с выходами соответствующих элементов И четырнадцатой и пятнадцатой групп, первые входы которых подключены к третьей шине управления записью кода в вспомогательный регистр сумматора, вторые входы соединены соответственно с инверсным и прямым выходами соответствующего. разряда основного регистра сумматора, отличающееся тем, что, с целью повышения быстродействия и уменьшения количества необходимого оборудования, в него введены шестнадцатая и семнадцатая группы элементов И и шестая группа элементов ИЛИ, причем в каждом разряде первый вход элемента И шестнадцатой группы подключен к прямому выходу соответствующего разряда вспомогательного регистра множителя, второй вход - к инверсному выходу соответствующего разряда основного регистра сумматора, первый вход элемента И семнадцатой группы в каждом · разряде, кроме младшего разряда, соединен с выходом элемента ИЛИ шестой группы предыдущего разряда и вторым входом соответствующего элемента И тринадцатой группы, первый вход элемента И семнадцатой группы младшего разряда подключен к шине ’ сквозного переноса, второй вход элемента И семнадцатой группы соединен с прямым выходом соответствующего разряда вспомогательного регистра сумматора, выходы элементов И шест надцатой и семнадцатой групп в каждом разряде соединены со входами соответствующего элемента ИЛИ шестой группы.