SU1018113A1 - Вычислительное устройство - Google Patents

Abstract

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТЮ , содержащее блок поразр дной арифметики , блок формировани  переносов и блок формировани  результата, каждый .разр д которого содержит две группы Многовходовых элементов И, причем первые входы многовходовых элементов И первой группы подключены к первой группе входов блока формировани  результата,, первые входы Многовходовых элементов- И второй группы пojD ключeны-к второй группе входов блока формиров,ани  результата, остсшьные одноименные входы одноименных многовходовых элементов И первой и второй групп подключены к соответствующим входам третьей группы входов блока формировани  результата, выход i-го многовходового элемента И первой группы соединен с выходом (i-1/-го многовходового элемента И второй группы и с (i-lJ-M выходом разр да блока формировани  результата, выход Ьоследнего многовходового эле- : мента И первой группы соединен с выходом первого многовходового элемента И второй группы и с первым выходом разр да блока формировани  ре эультата, перва  и втора  группы . входов блока поразр дной арифметики подключены соответственно к шинам первого и второго операндов устррйства , группа выводов переноса пораэ- ,Р дной арифметиКи,подключена к первой группе входов блока формирова- i . и  переносов, втора  группа входов которого подключена к шинеуправлени  устройства, выходы блока формировани  переносов подключены к соответствующим входам второй группы ... входов блока формировани  результата , выходы разр дов которого подключены к шине результата устройства отличающеес  тем, что, ,с целью расширени  функциональных I возможностей-устройства за счет вы . iполнени  логической операции сдвига, а lOHO содержит блок сдвига и группу :элементов ИЛИ, причем входы блока 1(0 сдвига подключены к шине сдвига устройства , группа выходов переноса блоп (ка сдвига подключена к третьей груп-пе входов блока формировани  пере ,носов, группа выходов (результата : блока сдвига подключена к первым входам соответствующих элементов ИЛИ группы, вторые входы которых подключены к соответствуквдим выходам блока пораз р дной арифметики, а выходы элементов ИЛИ подключены к соответствукадим . входам третьей группы блока формиро- ЮО вани  результата. 2. Устройство по П.1, о тли ч аю щ е е с   тем, что блок сдвига р содержит в каждом разр де блок пам - Лл ти переносов нул  в старший разр д .и блок эквивалентного двоичного сдвига , причем перва  группа входов перч вого блока эквивалентного двоичного сдвига, подключена к первой группе входов блока сдвига, перва  группа входов первого блока пам ти переносов/ нул  в разр д подключена к iвторой группе входов первого блока :эквивалентного двоичного сдвига, к первой группе входов второго блока эквивалентного двоичного сдвига и - IK.второй группе входов блока сдвига.

Description

втора  группа входов } -го (i -1,..., И|И- разр дность операндов блока пам ти переносов нул  в старший разр д псздключена к первой группе входов (1+1)-гоблока пам ти переносов нул  в .с. разр д, к второй группе входов ( блока эквивалентного двоичного сдвига, к первой группе входов (1+2)-го блока эквивалентного двоичного сдвига и к(+2)-R ч группе входов блока сдвига, вторые

rpynnfti входов (и-1)-го блока пам ти переносов нул  в старший разр д и И-го блока эквивалентного двоичного сдвига подключены к.(п+1)й группе входов блока сдвига, выходы блоков пам ти переносов нул  в старший раэм р д образуют группу выходов переноса блока сдвига, выходы блоков эквивалентного двоичного сдвига образуют группу выходов результата блока сдвига .

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении арифметических устройств ЦВМ, работающих в системах счислени  с большими основани ми .

Известны устройства, в которых св зь между разр дами осуществл етс  цеп1 распространени  переносов.

Известно суммирующее устройство, содержащее регистры чисел, регистр суммы, первую тактовую шину, блок выбора и преобразовани  операндов, кодовые шины двух операндов, блок формировани  условий возникновени  и распространени  переносов дл  каждого разр да, вторую тактовую шину, блок формировани  условий возникновени  и распространени  переносов дл  групп разр дов, состо щий из нескольких последовательно переключающихс  ступеней, кажда  из которых содержит узел формировани  основных условий и узел формировани  дополшительных условий, причем перва  сту|пень представлена регистрами, а втора  и все последующие - комбинационной логикой 1.

Известен параллельный комбинационный сумматор,- который содержит ц полных одноразр дных су|«4аторов, выходы переносов которых подключены к . первым входам элементов И переноса, вторые входы которых соединены с дополнительной входной шиной. Выходы элементов И переноса подключены к первым входам элементов ИЛИ переноса , вторые входы которых заисключе; нием элемента ИЛИ переноса старшего разр да) соединены с выходом элемента И, первый вход которого соединен со входом переноса младшего разр да, а второй - с выходом элемента НЕ. Ко второму входу элемента ИЛИ переноса старшего разр да подключен выход элемента И. Выходы элементов ИЛИ переноса подключены ко входам переносов старших разр дов t2j.

Наиболее близким к изобретению  вл етс  параллельный сумматор с одновременнь 1 переносом, который содержит блок формирован 1  поразр дных i сумм и поразр дных переносов в состав которого вход т четыре элемента

образовани  поразр дных сумм и поразр дных переносов, блок формировани 

переносов во все разр ды, в состав

:которого вход т три элемвнта формиO ровани  переноса в старший и два последующих разр да соответственно блок формировани  результата, в состав которого вход т четыре элемента учета переносов ЗД.

с Недостатком прототипа  вл ютс  ограниченные функциональные возможности , поскольку при поступлении на его входы одного числа он не представл ет возможности сдвига этого

числа на один двоичный разр д вправо.

Цель изобретени  - расширение функциональных возможностей устройст-. ва путем добавлени  логическдй операции сдвиг числа на один двоичный

разр д вправо.

Поставленна  цель достигаетс  тем, что вычислительное устройство, содержащее блок поразр дной арифметики, блок формировани  переносов и блок

формировани  результата, каждый разр д которого содержит две группы многовходовых элементов И, причем первые входы многовходовых элементов И первой группы подключены к первой

группе входов блока формировани  результата , первые входы многовходовых элемейтов И второй группы подключены к второй группе входов формировани  результата, остальные одноименные входы одноименных многовходовых элементов И первой и второй .групп подключены к соответствующим входам третьей группы входов блока формировани  результата, выход i-ro мно- i говходового элемента И первой группы

соединен с выходом (-f многовходрвого элемента И второй группы и

c( выходом разр да блока формировани  результата, выход последнего многовходового элемента И первой группы соединен с выходом перво О многовходового элемента И второй группы и с первым выходом разр да блока формировани  результата, перва и втора  группы входов блока разр дной поразр дной арифметики под- ьключены соответственно к шинам первого и второго операндов устройства, группа выходов переноса блока поразр дной арифметики подключена к первой группе входов блока Формировани  переносов, втора  группа входов которого подключена к шине управлени  устройства, выходы блока формировани  переносов подключены к соответствующим входам второй группы входов блока формировани  результата, выходы разр дов которого подключены к шй не результата устройства, содержит блок сдвига и группу элементов ИЛИ, причем входы блока сдвига подключены к шине сдвига устройства, группа входов Переноса блока сдвига подключена к третьей группе входов блока формйровани  переносов, группа выходов результата блока сдвига подключена к первым входам соответствующих элементов ИЛИ группы/вторые входы которых подключены к соответствующим выходам блока поразр дной арифметики , а выходы элементов ИЛИ подключены к соответствующим входам третьей группы блока формировани  результата

Кроме того, блок сдвига содержит в каждом разр де блок пам ти переносов нул  в старший разр д и блок эквивгшентного .двоичного сдвига, причем перва  группа входов первого блока эквивалентного двоичного сдвига подключена к первой группе входов блока сдвига, перва  группа входов первого блока пам ти переносов нул  в старший разр д подключена к второй группе входов первого блока эквива- ; лентного двоичного сдвига, к первой rpyrine. входов второго блока эквивалентного двоичного сдвига и к второй группе входов блока сдвига, втора  группа входов 1-го(1,..., И , где h - разр дность операндов блока пам ти переносов нул  в старший разр д подключена к первой группе входов (-i-l)-го блока пам ти переносов нул  в старший разр д, к второй группе входов Сi+l)-го блока эквивалентного двоичного сдвига, к первой группе входов (4+2)-го блока эквивалентногодвоичного сдвига и к (i +2)-И группе входов блока сдвига, вторые, группы входов (и -1)-го блока пам ти переносов нул  в старший разр д и Г)-го блока эквивалентного двоичного сдвига подключены к (и +11-Й группе входов блока сдвига, выходы, блоков пам ти переносов нул  в старший разр д.

образуют группу выходов переноса бло ка сдвига, выходы блоков эквивалентного двоичного сдвига образуют группу выходов результата блока сдвига.

На фиг;1 представлена 6лр 7схема ; предложенного вычислительного устрой:ства на фнг.2 - 11 реализаци  устройст ; ва на примере дл  разр дности И,г4 и системн счислени  с основанием . Устройство содержит блок 1 порази р дной арифметики, блок 2 сдвига, блок 3 формировани  переносов, группу 4 элементов ИЛИ, блок 5 формировани  результата.

Входы второй группы блока 3 и первой группы блока 5 подключены к шине б управлени  устройства. Входы второй и третьей групп блока 5 подключены к соответствующим выходам блрков 3 и 4 соответственно. Входы первой и второй групп блока 4 подклй чены к соответствующим выходам ре ,зультата сдвига блока 2 и поразр дных сумм блока 1 соответственно.Входы первой и третьей групп блока 3 подключены к первым выхода/л переноса блоков 1 и 2 соответственно. .Входы первой и второй групп бЯока- 1 и .-вход блока 2 подключены к шинам первого, второго операндов и сдвига устройстjBa 7., 8 и 9 соответствено. Выход блока 5 подключен к выходу 10 результата устройства.

Блок 1 (фиг.2) содержит матрицы 11 переносов в соседний старший разр д при сложении двух р-ичных чисел и матриц 12 поразр дных сумм причем первый и второй матрицы 11 с пор дковым номером 1 1,2 и 3 подключены ко входам первой и второй групй блока 1 с пор дковым номером , 3 ;и4 соответственно,а первый и второй входы матрицы 12с пор дковым номеромЧ«1 , 2, 3 и 4 подключены к одноименным входам первой и второй групп блока 1 соответственно, функциональные схемы матриц 11 и 12 представлены дл  примера на Фи.г.3.

Блок 2 (фиг.4) содержит, блоки 13 пам ти переносов нул  в соседний старший разр д при выполнении операцин Сдвиг на эквивалентное число двоичных разр дов ( в рассматриваемом примере - сдвиг на один двоичный разр д вправо числа, представленного в системе счислени  с основанием ) и блоки 14 эквивалентного двоич кого сдвига одного разр да р-ичного числа, причем втора  группа входов блока 13 с пор дковым iHoMepoMl-l, 2 объединена с первой группой входов блока 13 с пор дковым номером 1-И соответственно, а втора  группа вхо:ДОВ- 1блока 14 с пор дковым номером j 1, 2, 3 объединена с первой группой входов блЬка 14 с пор дковым номером -j+l соответственно. Функциональные блоков 13 и 14 ni-едставлены дл  примера на фиг.5. Блок 3 ТФиг.6у содержит элементы 15-20, каждый из которых представл ет собой группу многовходовых элементов И, объединенных на выходе через элемент ИЛИ. Функциональные схем элементов 15-20 на фиг.7 представлены дл  примера на диодных сборках. Блок 4 (фиг.8; содержит четыре группы по числу разр дов в рассмат риваемом случае многовходовых элементов ИЛИ. Блок 5 (фиг.97 содержит группу матриц 21, кажда  из которых имеет три входа. При этом первые и вторые входы матриц 21 с пор дковыми номера ми 1 , 2 и 3 подключены ко входам второй группы входов блока 5, а первый вход матрицы 21 с пор дковым номером 4 подключен ко входу первой группы блока 5. Третьи входы всех матриц 21 объединены в третью группу входов блока 5. Матрица 21 (фиг.10) содержит группу многовходовых элементов И 22 При этом первые входы элементов И 22 с пор дковыми номерами 1-4 подключены ко входной шине блока 21, а первые входы элементов 22 с пор дковыми номерами 5-8 объединены в первую входную шину блока 21. Остальные входы всех элементов 22 объединены в третью группу входов блока 21. Выходы элементов 22 с пор дковыми номерами 1иб, 2и7, Зи8, 4и5 объединены в общие выходные шины блока 21. Функциональна  схема элемента 22 на фиг.11 представлена дл  примера на диодной сборке. Устройство работает следующим образом . При выполнении операции сложени  исходные числа поступают на шины 7 и 8 устройства и, следовательно, на входы первой и второй групп блока 1 соответственно. При этом исходные числа в каждом разр де представлены в унитарном коде, где каждый разр д (р-ичный) имеет 1 позиций и его значение кодируетс  одним цифровым ((уни тарным ) символом. Значение цифры в Каждом разр де определ етс  номером позиции, на которой символ в данный момент располагаетс . С выходов пере носа и поразр дной суммы блока 1 зна чени  поразр дных переносов в соседний старший разр д и поразр дных сум ( по модулю р) поступают на соответствующие входы первой группы блоков 3 и 4 соответственно. В отмеченном представлении цифр с выходов перено са блока 1 об зательно поступает либо значение переноса 1, либр значение переноса О. С выходов блоков 3 и 4 значени  поразр дных сумм и переносов поступают на входы второй и третьей групп блока 5 соответственно . При этом на выходе блока 5 ре-, зультат в каждом разр де по вл етс  только в том случае, если он безошибочен . Дл  обеспечени  его безошибочности с выходов блока 4 на входы третьей группы блока 5 поступает как сигнал наличи  цифры на определенной позиции рассматриваемого разр да, так и сигналы ее отсутстви  на тальных (р-1 позици х этого разр да. В рассматриваемом примере сигналы отсутстви  цифр на остальных ( позици х поступают в каждом разр де по трем из выходов блока 4 (фиг.8. При выполнении операции сдвиг р-ичного числа на один эквивалентный двоичный разр д вправо исходное число поступает на вход 9 сдвига устройства и, следовательно, на вход блока ,2. С выходов переноса блока 2 на вхощы третьей группы блока 3 поступают {сигналы переноса нулей из разр дов с пор дковыми номерами 2, 3 и 4 в разр ды с пор дковыми номерами 1, 2 и 3 соответственно. Одновременно с выходов результата сдвига блока 2 значени  результата сдвига в кгикдом разр де поступают на входы второй группы блока 4. Окончательное значение результата сдвига получаетс  на выходе разр да блока 5. При этом в каждом разр де результат по вл етс  на выходе блока 5 только в том случае, если он правильный, т.е. если он представлен сигналом только на одной из позиций данного разр да. Более того, на выходе разр да с пор дковым номером , 2, 3 (фиг.9)блока 5 результат по вл етс  только в том случае, если нет пропадани  информации (отсутстви  его на всех позици х во вс.ех разр дах с пор дковыми номерами , Таким образом, введение блока эквивалентного сдвига и блока элементов ИЛИ позвол ет увеличить функциональные возможности вычислительного , предложенного устройства, поскольку оно выполн ет арифметическую операцию сложени  и логическую операцию сдвиг р-ичного числа, цифры которого представлены унитарным кодом, нд один эквивалентный двоичный разр д вправо.

11

tf

iD

иг.1

12

n

12

12

13

15

/J

/

1

w

/

f

A Д i i i

т

,

Claims (2)

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее блок поразрядной арифметики, блок формирования переносов и блок формирования результата, каждый разряд которого содержит две группы многовходовых элементов И, причем первые входы многовходовых элементов^ И первой группы подключены к первой группе входов блока формирования результата,, первые входы Многовходовых элементов· И второй группы подключены к второй группе входов блока формирования результата, остальные одноименные входы одноименных многовходовых элементов И первой и второй групп подключены к соответствующим входам третьей группы входов блока формирования результата, выход 4-го многовходового элемента И первой группы соединен с выходом (i-1) -го многовходового элемента И второй группы и с (-Ϊ-1)-м выходом разряда блока формирования результата, выход Последнего многовходового эле- мента И первой группы соединен с выходом первого многовходового элемента И второй группы и с первым выходом разряда блока формирования рее·· зультата, первая и вторая группы входов блока поразрядной арифметики подключены соответственно к шинам первого и второго операндов устррй- ; ства, группа выводов переноса порази .Рядной арифметики,подключена к первой группе входов блока формирова- ι . 1)ия переносов, вторая группа входов¹’ которого подключена к шине управления устройства, выходы блока формирования переносов подключены к соот^:ветствующим входам второй группы ... входов блока формирования результата, выходы разрядов которого подключены к шине результата устройства, отличающееся тем, что, _;с целью расширения функциональных Jвозможностей устройства за счет вы. ίполнения логической операции сдвига, ΐ оно содержит блок сдвига и группу ;элементов ИЛИ, причем входы блока сдвига подключены к шине сдвига устройства, группа выходов переноса бло |ка сдвига подключена к третьей группе входов блока формирования переносов, группа выходов |результата'[ бло-g · ка сдвига подключена к первым входам соответствующих элементов ИЛИ группы, вторые входы которых подключены к соответствующим выходам блока пораз рядной арифметики, а выходы элементов ИЛИ подключены к соответствующим ‘входам третьей группы блока формирования результата.

2. Устройство по п.1, о тли ч аю щ е е с я тем, что блок' сдвига содержит в каждом разряде блок памяти переносов нуля в старший разряд и блок эквивалентного двоичного сдвига, причем первая группа входов пер^ вого блока эквивалентного двоичного сдвига, подключена к первой группе входов блока сдвига, первая группа входов первого блока памяти переносов/ нуля в старший разряд подключена к •второй группе входов первого блока ^! эквивалентного двоичного сдвига, к ί первой группе входов второго блока эквивалентного двоичного сдвига и · ’к.второй группе входов блока сдвига, вторая группа входов 4 -го (i-1,..., ЛИ- разрядность операндов) блока памяти переносов нуля в старший разряд подключена к первой группе входов (4+1)-го'блока памяти переносов нуля в старший разряд, к второй группе входов ( ΐ+1)-го блока эквивалентного двоичного сдвига, к первой группе входов (4*+2)-го блока эквивалентного двоичного сдвига и κ(ι+2)-ή группе входов блока сдвига, вторые^ rpynnfo входов (и-1)-го блока памяти переносов нуля в старший разряд и И-го блока эквивалентного двоичного сдвига подключены к. (ц+1)-й группе входов блока сдвига, выходы блоков памяти переносов нуля в старший раэн ряд образуют группу выходов переноса блока сдвига, выходы блоков эквивалентного двоичного сдвига образуют группу выходов результата блока сдвига.