SU746509A1 - Двоично-дес тичный сумматор - Google Patents

Двоично-дес тичный сумматор Download PDF

Info

Publication number
SU746509A1
SU746509A1 SU772526167A SU2526167A SU746509A1 SU 746509 A1 SU746509 A1 SU 746509A1 SU 772526167 A SU772526167 A SU 772526167A SU 2526167 A SU2526167 A SU 2526167A SU 746509 A1 SU746509 A1 SU 746509A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
transfer
inputs
unit
output
Prior art date
Application number
SU772526167A
Other languages
English (en)
Inventor
Инесса Владимировна Вайсер
Юрий Самойлович Почтарь
Галина Александровна Пузакова
Борис Степанович Шевченко
Original Assignee
Ордена Ленина Институт Проблем Управления
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ордена Ленина Институт Проблем Управления filed Critical Ордена Ленина Институт Проблем Управления
Priority to SU772526167A priority Critical patent/SU746509A1/ru
Application granted granted Critical
Publication of SU746509A1 publication Critical patent/SU746509A1/ru

Links

Description

1
Изобретение относитс  к области вычислительной техники и автоматического управлени  и может быть применено в системах числового управлени .
Известны сумматоры, содержащие  чейки поразр дного суммировани . Кажда   чейка представл ет собой сумматор с трем  входами и двум  выхо- Q дами и содержит большое число логических элементов i,t2} ,
Наиболее близким по технической сущности к изобретению  вл етс  двоично-дес тичный сумматор, кажда  декада которого содержит блоки формировани  суммы и формировани  переноса. Входы блока формировани  суммы соединены со входами первого и второго слагаемых и со входом переноса 20 из предыдущей декады, а выходы - с выходами данной декады. Выход блока формировани  переноса подключен к выходу переноса в последующую декаду, .а входы - к выходам некорректирован- 25 ной суммы блока формировани  суммы 3 ,
В каждой декаде такого сумматора используютс  семь одноразр дных двоичных сумматоров и дополнительные ло-, 30
гические элементы дл  св зи между ними.
Недостатком сумматора  вл етс  большое количество используекых элементов .
Целью изобретени   вл етс  упроще ,ние сумматора.
Дл  достижени  поставленной цели в двоично-дес тичном сумматоре, кажда  декада которого содержит блок формировани  суммы и блок формировани  переноса, причем разр дные входы блока формировани  подключены ко входам первого слагаемого, а выходы - к выходам данной декады сумматора , вход переноса блока формировани  суммы подключен ко входу переноса из предыдущей декады сумматора, выход блока формировани  переноса подключен к выходу переноса в последующую декаду, блок формировани  суммы в каждой декаде содержит узлы ввода второго слагаемого, ввода переноса и элементы НЕ. Входы узла ввода второго слагаемого непосре ственно и через элементы НЕ подключены к разр дным входам блока формировани  сумкы , а выходы - к разр дным входам узла ввода переноса, выходи которого Полключены к выходам блока формировани  , вход переноса узла ввода переноса подключен ко входу переноса блока формировани  суммы. Первый , второй и третий входа блока формировани  перноса соединены соответственно со входом старшего первог слагаемого, с управл ющей шиной сумматора и с выходом старшего разр да данной декады..- , Поставленна  цель достигаетс  также твМ| что блок формировани  переноса содержит два элемента ИЛИ, элемент И и элемент запрета. Входы первого элемента ИЛИ и элемента И подключены к первому и второму входам блока формировани  переноса, тре тий вход которого подключен к управл ющему входу элемента запрета, вход которого соединен с выходом первого элемента ИЛИ, Входы второго элемента ИЛИ соединены с выходами элемента И И элемента запрета, а выход -с выходом блока формировани  переноса. Поставленна  цель достигаетс  так же тем, что узел ввода второго слагаемого содержит коммутационное поле дес ть входных клемм которого подключены ко входам узла ввода второго слагаемого, а п ть выходных клемм к выходам уз-ла ввода второго слагаемого , . Кроме того, узел ввода переносе содержит элементы И,ИЛИ- и НЕ и 3 айрета . входы каждого элемента ИЛИ под к выходам соответствующих элемента И и элемента запрета, а выход - к соответствующему выходу узла ввода переноса. Первый вход каждого 1-го (,2,3,4) элемента И соединен со входом (i+l)-ro элемента запрета и подключен к (i-fl)-My разр дному входу узла ввода переноса, первый вход которого подключен ко входу первого элемента запрета и через эле мент НЕ к первому входу п того элемента И, Вторые входы элементов И и управл ющие входы элементов запрета подключены ко входу переноса данного узла. На фиг, 1 показана функциональна  схема одной декады двоично-дес тичного сумматора; на фиг, 2 - таблична  запись Д1ес тичных чисел в коде Лйбова-Крейга; на фиг, 3 - таблица ввода второго слагаемого. , Кажда  декада csMMaTopa содержит блок формировани  суммл 1, входы 2 первого слагаемого, вход 3 переноса из предыдущей декады сумматора, выходы 4 данной декады сумматора, блок формиров ани  перноса 5, выход 6 перенрса в последующую декаду сумматоБлок формировани  суммы 1 содержит узел ввода второго слагаемого 7, узел ввода переноса 8 и элементы НЕ 9 , Узел ввода второго слагаемого 7 осуществл ет.сдвиг первого слагаемого на величину второго слагаемого представл ет собой коммутационное поле с п тью выходными клеммами 10 и дес тью входными клеммами 11, Узел ввсща переноса 8 осуществл ет сдвиг поступающей на его входы суммы двух слагаемых на величину единицы переноса из Предьгоущей декады и содержит элемент НЕ 12, п ть элементов И 13, п ть элементов запрета 14 и п ть элементов ИЛИ 15, Блок формировани  переноса 5 содержит элементы И 16, запрета 17, ИЛИ 18 и 19, Первый, второй и третий вхсады блока формировани  переноса 5 подключены соответственно ко входу 2 старшего разр да первого слагаемого, к управл ющей шине 20 сумматора и выходу 4 старшего разр да данной декады. Входы 2 подключены к разр дным входам блока формировани  суммы 1, . которые непосредственно соединены с первыми п тью входами 1J. узла 7, а через элементы НЕ 9 с другими п тью входами 11 узла 7, Вход 3 подключен ко входу переноса блока формировани  суммы 1, который соединен со входом переноса узла ввода переноса 8, разр дные входы которого подключены к выходам 10 узла 7, а выходы - к выходам блока формировани  суммы, которые  вл ютс  выходами 4 данной декады сумматора. Разр дные входы узла вводы переноса 8 подключены ко входам соответствующих элементов запрета 14, управл ющие входы которых подключены ко входу переноса узла ввода переноса 8, Первые Еходы первого, второго, третьего и четвертого элементов И 13 подключены соответственно ко второму, третьему, четвертому и п тому разр дным входам узла ввода переноса 8, первый разр дный вход которого через элемент НЕ 12 соединен с первым входоМ п того элемента И 13, вторые входы элементов И 13 подключены ко входу переноса узла ввода переноса 8, Входы элементов ИЛИ 15 подуключены к выходам соответствующих элементов И 13 и элементов запрета 14, а выходы - к выходам узла ввода переноса 8, Входы элемента И 16 и элемента ИЛИ 18 соединены с первым и вторым входами блока формировани  переноса 5, третий вход которого подключен к управл ющему входу элемента запрета 17, вход которого соединен с выходом элемента ИЛИ 18, Входы элемента ИЛИ 19 подключены к выходам элемента И 16 и элемента запрета 17, а выход - к выходу 6 блока 5,
Первое слагаемое вводитс  в сумматор по входам 2 в коде Либова-Крейга .
Второе слагаемое вводитс  в сумматор в виде посто нной установки с помощью соединений в коммутационном поле между входными 11 и выходными 10 клеммами. Эти соединени  устанавливаютс  в зависимости от значени  второго слагаемого в соответствии с таблицей, данной на фиг. 3. Цифры в таблице означают величину второго слагаемого и расположены в пересечении вертикальных и горизонтальных столбцов, в которых указаны выходные 10 и 11 узла ввода второго слагаемого 7, которые должны быт.ь при этом соединены между собой. Например, дл  ввода второго слагаемого , равного 4, необходимо соединить клеммы aj и $ , а и § . а, и V S 4 6 .
Таким образом производитс  сложение произвольного первого слагаемого с посто нным вторым слагаемым, значение которого выбираетс  при настройке устройства. Ввод переноса в. данную декаду осуществл етс  по входу 3, вывод переноса из данной декады - по выходу б,
Если значение второго сйагаемого больше или равно п ти, на управл ющий вход 10 подаетс  сигнал коррекции .
Сумматор работает следующим образом .
Перед началом работы определ етс  значение второго слагаемого В. Если , подаетс  сигнал на управл ющий вход 20. В соответствии с таблицей, показанной на фиг. 3, производ тс  необходимее соединени  в узле ввода второго слагаемого 7. При работе устройства каждому значению первого слагаемого А на входах 2 и значению переноса на входе 3 соответствуетзначение суммы С А+В на выходах 4. Значение переноса в последующую декаду формируетс  на выходе 6.
Например, пусть В выбрано равным 2. В соответствии с таблицей фиг. 3 производ тс  соединени  между клеммами 11 и 10 узла ввода второго слагаемого 7, как показано на фиг, 1. Тогда, если первое слагаемое А 7 (код на входах 2 - 11100), а перенос равен О (О на входе 3), то на выхода 4 образуетс  код 10000, что соответствует сумме С 9, Сигнала на выходе б нет, что соответствует отсутствию переноса в последующую декаду устройства.
В данном двоично-дес тичном сумматоре не используетс  операци  Сложение по модулю два , и в его конструкции отсутствуют двоичные одноразр дные сумматоры. Замена операции поразр дного двоичного сложени  операцией сдвига первого слагаемого . на величину второго слагаемого позвол ет существенно упростить конструкцию сумматора. Сложение произвольного числа с посто нной установкой  вл етс  актуальной задачей дл  систем числового позиционировани . Данное устройство по своей конструкции существенно проще известных арифметических устройств, используемых в системах позиционировани .

Claims (1)

1. Двоично-дес тичный сумматор, кажда  декада которого содержит блок формировани  суммы и блок формировани  переноса, причем разр дные входы блока формировани  суммы подключены ко входам первого слагаемого, а выходы - к выходам данной декады сумматора , вход переноса блока Формировани  суммы подключен ко входу переноса из предыдущей декады сумматора, выход блока формировани переноса подключен к выходу переноса в последующую декаду сумматора, о т л и ч аю щ и и с   тем, что, с целью упрощени  сумматора, блок формировани  суммы в каждой декаде содержит узлы ввода второго слагаемого, ввода переноса и элементы НЕ, причем входы узла ввода второго слагаемого непосредственно и через элементы НЕ подключены к разр дным входам блока формиро- вани  cyMMj, а выходы подключены к разр дным входам узла ввода переноса выходы которого подключены к выходгм блока формировани  сумкы а вход переноса узла ввода переноса подключен ко входу переноса блока формировани  суммы, первый, второй и третий входы блока формировани  переноса соединены соответственно со входом старшего разр да первого слагаемого, с управл ющей щиной сумматора и с выходом; старшего разр да данной деке1ды,
2,Сумматор по п, 1, о т л и ч аю щ и и с   тем, что блок формировани  .переноса содержит два элемента ИЛИ, элемент И и элемент запрета, причем входы первого элемента ИЛИ и элемента И подключены к первому и второму входам блока формировани  . переноса, третий вход которого подключен к управл ющему входу элемента запрета, вход которого соединен с выходом первого элемента ИЛИ, входы второго элемента ИЛИ - с выходами элемента запрета, а выход - с выходом блока формировани  переноса,
3,Сумматор поп, 1, отличающийс  теМ| что узел ввода второго слагаемого содержит коммутацион .йое поле, дес ть входных клемм которого подключены ко входам узла ввода второго слагаемого, а п ть выходных клемм - к выходам узла ввода второго слагаемого.
4, Сумматор по п. 2, о т л и ч аю щ и и с   тем, что узел ввода переноса содержит элементы И, ИЛИ, НЕ и запрета, причем входы каждого элемента ИЛИ подключены к выходам соответствуюищх элемента И и элемента запрета/ а выход подключен к соот ветствуювдему выходу узла ввода переноса , первый вход каждого 1-го { i 1,2,3,4) элемента И соединен со входом (4 )-го элемента запрета и подключен к {н )-му разр дному входу узла ввода переноса, первый вход которого подключен ко входу первого элемента запрета и через элемент НЕ к первому входу п того элемента И, вторые входы элементов И и управл ющие входы элементов запрета подключены ко входу переноса данного узла.
Источники информации, прин тые во внимание при экспертизе
1,С.Колдуэлл,Логический синтез релейных устройств М,, ИИЛ, 1972,
2,Н.Р, Скотт, Техника аналоговых и цифровых вычислительных машин, М. ИИЛ, 1963,
3,Карцев М.А, Арифметика цифровых машин. М., Наука, 1969, с, 194-197, рис, 2-26 (прототип)
Л J. J. Л Л Heii слагаемого
уу 9 Of) Of
4-4гв -о
1Д 1 5 1, (313 (З
iggff переноса Выход fflOKa Надо Z-го слагаемоео
Фиг,2
SU772526167A 1977-09-13 1977-09-13 Двоично-дес тичный сумматор SU746509A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772526167A SU746509A1 (ru) 1977-09-13 1977-09-13 Двоично-дес тичный сумматор

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772526167A SU746509A1 (ru) 1977-09-13 1977-09-13 Двоично-дес тичный сумматор

Publications (1)

Publication Number Publication Date
SU746509A1 true SU746509A1 (ru) 1980-07-07

Family

ID=20725601

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772526167A SU746509A1 (ru) 1977-09-13 1977-09-13 Двоично-дес тичный сумматор

Country Status (1)

Country Link
SU (1) SU746509A1 (ru)

Similar Documents

Publication Publication Date Title
US4825401A (en) Functional dividable multiplier array circuit for multiplication of full words or simultaneous multiplication of two half words
EP0081632A2 (en) Adder circuit
US3636334A (en) Parallel adder with distributed control to add a plurality of binary numbers
US5257218A (en) Parallel carry and carry propagation generator apparatus for use with carry-look-ahead adders
US3932734A (en) Binary parallel adder employing high speed gating circuitry
US4441158A (en) Arithmetic operation circuit
GB1496935A (en) Adders and multipliers
JPH0370411B2 (ru)
SU746509A1 (ru) Двоично-дес тичный сумматор
US3584207A (en) Arrangement for carrying out alternatively addition or one of a number of logical functions between the contents in a position of two binary words
US4704701A (en) Conditional carry adder for a multibit digital computer
US3188453A (en) Modular carry generating circuits
SU1667059A2 (ru) Устройство дл умножени двух чисел
US4223391A (en) Parallel access alignment network with barrel switch implementation for d-ordered vector elements
US3125676A (en) jeeves
US4488253A (en) Parallel counter and application to binary adders
KR970005175A (ko) 파이프라인 구조에 근거한 곱셈/나눗셈 공유 처리기 구조
SU1018113A1 (ru) Вычислительное устройство
SU726527A1 (ru) Устройство дл сравнени чисел
US3769499A (en) Threshold logic three-input adder
US6272514B1 (en) Method and apparatus for interruption of carry propagation on partition boundaries
SU500527A1 (ru) Контролируемый п-разр дный сумматор
US3343137A (en) Pulse distribution system
US6301597B1 (en) Method and apparatus for saturation in an N-NARY adder/subtractor
SU983705A1 (ru) Устройство дл арифметической и логической обработки двоичных чисел