SU983705A1 - Устройство дл арифметической и логической обработки двоичных чисел - Google Patents

Description

1

Иаобрегение относитс  к вычислительной f технике и может использоватьс  щри построении устройств одновременного вьшопнени  нескольких операций обработки двоичных чисел.

Известен угравл емый функциональный модуль, который позвол ет реализовать любые операции логической обработки трех двоичных чисел 1

Недостатком известного устройства л етс  то, что оно не реализует арифметической операции сложени . Это ограничивает область применени  фн построении арифметико-логических устройств.

Наиболее близким к изобретению по технической сущности  вл етс  устройство, содержащее в каждом разр де два мультиплексора , элементы И, ИЛИ и ИСКЛЮЧАв ЮЩЕЕ ИЛИ. Управл ющие входы мульти-2в плексоров попарно объединены и подключены к информационным входам разр да, а их информационные входы - к угфавл ю- щим входам устройства. Выход первого ,

мультиплексора соединен с первыми вхо- да ми первого и второго эпеиевпов И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а вторые входы этих элементов подключены к выходу второго элементй ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к первому и второму хоа&м переноса разр да и вкодам третьего элемента И, выход которого соединен с первыми входами третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и четвертого элемента И, вторые входы которых объединены с третьим входом второго элемента И и подключены к выходу втфого мупьтшшекссфа. Выход четвертого элемента И соединен с третьим входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ , и входом нового элемента ИЛИ, другоЛ ВХОД которого подключен к входу четвертого элемента И, а его выход $1вл етс  выходом переноса. Входы второго элемента ИЛИ подключены к выходам первого элемента И и третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а его выход  вл етс  выходом переноса. 398 Данное устройство реализует путем настройки любые операции типа С F1(X1 Х2,..., Х) + F2(X1, Х2,..., Xyj) + F3(X1, Х2,..., XJ), где F (Xi, Х2, ..., Х) - произвольна  логическа  функци  от VI входных сигналов 2. Недостатками известного устройства  вл ютс  сложность конструкции из-за сложности схем формировани  выходных сигналов перенос,, а также низкое быстродействие . Низкое быстродействие объ сн етс  возможностью только последовательного распространени  сигналов переноса между разр дами устройства, а так , „„„„„„„ ,„ „ же задержкой сигнала переноса в каждом разр де, на врем  до 4 т, где т - врем  задержки одного логического элемента. Цель изобретени  - упрощение и повышение быстродействи  устройства дл  арифметической и логической обработки двоичliA frMXrrf r V Jf Ttl T UTTT/Ar Vf fY sR-r Г ГпИ -чИгж ных чисел. Поставленна  цель достигаетс  тем, что в устройстве дл  арифметической и логической обработки двоичных чисел, каждый разр д которого содержит мультиплексоры , элементы И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем управл ющие входы устройства подключены к информационным входам мультиплексоров данного разр да устройства соответственно, одноименные управл ющие входы мультиплексоров данного разр да устройствапол рно объединены и подключены к информационным входам устройства соответственно, выход первого муль .тшшексора подключен к первым входам первого элемента И и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого  вл етс  выходом результата данного разр да устройства, второй вход первого элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к выходу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к входам переноса данного разр да устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, а выход первого элемента ИЛ  вл етс  выходом первого сигнала переноса из данного разр да устройства, в каждом разр де выход второго мультиплексора  вл етс  выходом второго сигнала переноса из данного разр да устройства, вход первого переноса данного разр да подключен к первому входу второго элемента И, второй вход которого подключен к выходу Второго элемента ИЛИ, входы которого подключены к выходу первого Мультиплексора и к входу второго сигнала переноса О54 данного разр да устройства соответственно , второй вход первого элемента И .подключен к входу второго сигнала переноса данного разр да устройства. На фиг. 1 изображена схема разр да устройства; на фиг. 2 - схема мультиплексора . Устройство (фиг. 1) содержит мультиплексоры 1 и 2, элемент И 3, элемент ИЛИ 4, два элемента 5 и 6 неравнозначности , блок 7 распространени  сигнала переноса, выполненный в качестве примера на элементах И 8 и ИЛИ 9, информационные входы 1О, две группы управл ю , „ но t xi тих входов 11 и 12, два входа 13 и 14 переноса, выход 15 результата и два выхода 16 и 17 переноса. Схема мультиплексора (фиг. 2) содержит элементы И 18-25, ИЛИ 2в, НЕ ,71фаш ювде в;оды Зо1з2, формационные входы 33-40 и выход 41. Одноименные управл ющие входы мультиплексоров 1 и 2 попарно объединены и подключены к информационным входам 1О раунда, а их информационные входы подключены соответственно к группам управл ющих входов 11 и 12. Выход мультиплексора I подключен к входам элементов И 3, ИЛИ 4 и элемента 6 неравнозначности , выход которого  вл етс  выходом 15 результата, а его другой вход подключен к выходу элемента 5 неравнозначности , входы которого подключены к входам 13 и 14 переноса. Другие одноименные входы элементов И 3 н ИЛИ 4 объединены и подключены к входу 14 переноса . Выход элемента ИЛИ 9 блока 7 распространени  сигнала переноса  вл етс  выходом 17 сигнала переноса из данного разр да, а входы элемента ИЛИ 9 подключены к выходу элементами 3 и выходу элемента И 8, входы которого подключены к выходу элемента И 4 и входу 13 переноса. Выход мультиплексора 2  вл етс  выходом 16 сигнала переноса из данного разр да. Схема устройства работает следующим образом. На информационные входы Ю подаютс  одноименные разр ды опера вдов А , В и . На входы 13 и 14 переноса подаютс  сигналы переноса Щ|- и Т),,-.,, из предьодущего разр да. На группы уравл ющих входов 12 подаютс  сигналы настройки соответственно И1 - И8 и И9 - И16. С выходов 16 и 17 снимаютс  сигналы переноса в следующий разр д Е, к J):, а с выхода 15 -сигнал результага операции R,-. с помощью сигналов И1 - И16 устрой ство может быть настроено на выполнени любой операции типа R Fl(A, В, С) + F2(A, В, С) + F3(A, В, С). Дл  этого мультиплексор 1 должен быть настроен с помощью сигналов И1-И8 на выполнение логической функции R F1{A, В, C)+F2 (Л.Ц, С) + F3{A, В. с), а мультиплексор 2 с помощью сигналов И9-И16 должен быть настроен на выполнение логической функции Ё-{ F1(A, В, С)- F2( В, С) V F1(A, В, с) РЗ(А, В, C)V F2(A В, С). РЗ{А, В, с).. Дл  примера рассмотрим выполнение , операции R А+В-С + А, T.e.-Fl(A, В, с) А, F2(A, В, С) ВС, F3(A, В, С А. Тогда мультиплексор 1 должен быть настроен на реализацию в нем логичес сой функции R А + вс + А (АВС.АВС) «AV(ABCVABC)A BCV(AyBVC)p. x(AV ВС) А ABC VABC ВС. Мультиплексор 2 должен быть настроен на реализацию логической функции Е{ ABCV А ч/АВС А. .Выходной сигнал переноса Е-, а также сигнал R не завис т от входных сигнало переноса E-t и B/i-, а их значение опре дел етс  дл  любой заданной операции лищь набором входных переменных. В каждом разр де фактически гфоисхо- дит суммирование п ти двоичных. nqieMeH Hbix: F1(A, В, С), F2(A, В, C),,F3(A, В с), и В зависимости от значе ни  этих переменных в скеме разр да возможны только следующие комбинации выходных сигналов результата и переноса П в следующий разр д и . во второй старшкё. разр д схемы (т.е. .перенос через разр д): -..-. ,h,u, ь, UjR, 41 -I-- ---1--- ,,.Это определ етс 

Как видно из левой части таблицы, сигналы переноса П и никогда не возникают одновременно. -Это позвол ет представить перенос . во второй старщий разр д двум  сигналами Di и Е в 9

ВИСИТ только от переменней А, В - и Си распростран етс  в схеме устройства только на вход (i + l)-ro разр да. Сигнал жеТ)  вл етс  распростран ющимс  сигналом переноса, дл  межраг  дной передачи 056 . сосепний старший разр д (см. правую часть таблицы). При этом сигнал EJ, форм{фуетс  в схеме разр да мультиплексором 2 в соответствии с логическим выражением сигнала переноЬа ал  случа  сложени  трех переменных (F1, F2 и F3), а сигнал схеме формируетс  следующим образом: D D.+ Q:J. где Q,- ., a . . , Функции G и формируютс  в схеме разр да-соответственно элементами ИЗ и ИЛИ 4, Логическа  же зависимость D. Р.- V - есть условие распространени  сигнала переноса и описывает работу схемы сквозного переноса, реализованного в сХеме разр да на элементах И 8 и ИЛИ 9. Распространение сигнала Т)- между разр дами устройства может быть осуществлено и с помощью друглх известных схем распространени  переносов , например схемами параллельного переноса . Пусть, например, дл  рассматриваемой перации в устройства - В 1, 1. Тогда F1-; - 1, F2г1 . F3.,- AV А,- 1. Значит Fli 4- -ь РЗ - -f Т)-„ + + , т.е., как следует из левой части таблицы, 1, П О и 1. Найдем федставление сигналов и П через Е и . Имеем R 1, так как FJ + F2 1; Е,- 1; Р IV 1 Тогда D Р V Q - 1. Следователь-, но, в схеме разр да устройства при заданной комбинации входных сигналов вместо вьссодного сигнала переноса ПY4- вьфа- батываютс  два сигнала и . Аналогично можно рассмотреть любые комбинации входных переменных разр да. Сложность схемы блока переноса в разр де данного устройства составл ет четыре логических элемента (при сквозном раса гфостранении сигнала переноса ), блок переноса известного устройства содержит восемь логических элементов. Таким образом , выигрьЕЦ в оборудовании дл  одного разр да составл ет четыре логических элемента . Кроме того, быстродействие предлагаемого устройства за счет соответствующего построени  блока переноса выще,. чем быстродействие известного устройства. тем, что сигнал Е за98 Которого могут примен тьс  любые схемы ускорени  расщюстранени  переносов. Дл  ||1-1)аарадвого устройства в иавес,тном устpoSteTBe Врем  распространени  переносов составл ет величину И 4т, а в предлагаемом устройстве эта величина дл  схемы скврз-. ного ререаоса определ етс  выражением Л2т, т.е. получаем выигрьпи в быстродействии в два раза. Фор мула р е т е н и   Устройство дл  арифметической и логической обработки двоичных чисел, каждый, равр д которого содержит мультиплексоры, элементы И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ 1 ичв1М управл ющие входы устройства подключены к информационным входам мультиплексоров данного разр да усгройсгва соответственно , одноименные управл ющие вхоДы мультиплексоров|данного разр да устро ства пол рно объединены и подключены к (информационным входам устройства соответ-k ственно, выход первого мультиплексора под- ключей к первым входам первого элемента Иитарвогоэлемента ЮКЛЮЧАЮЩЕЕ ИЛИ, Которого  вл етс  вькодом результата данного разр да устройства, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ 3 ИЛИ подключен к выходу второго элемен-Bi-f ЕЙ 05 та ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к входам переноса данного разр да устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, а выход первого элемеита ИЛИ  вл етс  выходом первого сигнала переноса из данного разрада устройства, отличающеес  тем, что, с целью ущзощени  и повьщ1ени  быстродействи , в каждом разр де устройства выход второго мультиплексора  вл етс  выходом второго сигнала переноса из данного разр да устройства, входсперврго переноса данного разр да подключен к первому входу второго элемента И, второй вход которого подключен к выходу элемента ИЛИ, входы кот(5)ого подключены к выходу первого мультиплексора и к входу второго сигнала перевеса данного разр да, устройства соответственно , второй вход первого элемента и подключен к входу второго сигнала переноса данного разр да устройства. Источники информации, л ищггые во внимание при экспертизе 1.Авторское сввдетельство СССР № 275524, кл. Q 06 F 7/00, 1970. 2.Авторское свидетельство СССР № 842795j кл. Q Об F 7/38, 1979 (прототип).

Claims (1)

1. Устройство для арифметической и логической обработки двоичных чисел, каждый ,¹⁵ разряд которого содержит мультиплексоры, элементы И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, Причем управляющие входы устройства подключены к информационным входам мультиПлексоров данного разряда устройства соот- 20 ветственно, одноименные управляющие входы мультиплексоров/данного разряда устройства полярно объединены и подключены к . 'информационным входам устройства соответственно, выход первого мультиплексора под- ²⁵ ключей к первым входам первого элемента И и первого элемента_ИСКЛЮЧАЮШЕЕ ИЛИ, 'ВыхоД которого является выходом результата данного разряда устройства, второй вход первого элемента ИСКЛЮЧАЮЩЕЕ 30 ИЛИ подключен к выходу второго элемен>14 Ем та ИСКЛЮЧАЮЩЕЕ ИЛИ, входы которого подключены к входам переноса данного разряда устройства, выход первого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, а ¹ выход первого элемента ИЛИ является выходом первого сигнала переноса из данного разряда устройства, отличающееся тем, что, с целью упрощения и повышения быстродействия, в каждом разряде устройства выход второго мультиплексора является выходом второго сигнала переноса из данного разряда устройства, входпервого переноса данного разряда подключен к первому входу второго элемента И, второй вход которого подключен к выходу второго элемента ИЛИ, Входы которого подключены к выходу первого мультиплексора и к входу второго сигнала переноса данного разряда, устройства соответственно, второй вход первого элемента И подключен к входу второго сигнала переноса данного разряда устройства.