SU894703A1 - Устройство дл умножени - Google Patents

Description

(S) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в цифровых вычислительных устройствах высокой информационной производительности. Известно синхронное устройство дл умножени  двух двоичных чисел, быстродействие которого зависит от частоты синхросигналов, величина которо ограничена максимально допустимой задержкой элементов самой длинной це почки i . При этом реальные переходные процессы в схеме, как правило, завершаютс  существенно раньше, а быстродействие элементов недоиспользуетс Увеличение быстродействи  устройств в таком случае хот  и возможно, но сопр жено с риском потери работоспособности , из-за того, что всего Ьдин или несколько схемных элементов имеют временные параметры, наход щиес  на границе пол  допуска, кроме того, такой подход увеличивает веро тность сбоев в процессе эксплуатации . Наиболее близким к предлагаемому  вл етс  устройство матричного типа , реагирующее на изменение входного сигнала со скоростью, определ емой реальными задержками в элементах, содержащее блок формировани  частичных произведений и блок суммировани  частичных произведений, содержащий одноразр дные сумматоры, сгруппированные в (п-1) линеек по п одноразр дных сумматоров в каждой линейке, причем выход младшего разр да блока формировани  частичных произведений, выходы первых одноразр дных сумматоров каждой линейки и выходы одноразр дных сумматоров (п-1)-й линейки  вл ютс  соответствующими выходами устройства, первый информационный вход Р-ГО одноразр дного сумматора каждой линейки, -начина  со второй, соединен с выходом суммы (Е+1)-го одноразр дного сумматора предыдущей линейки (1,...,n-1), информационные входы одноразр дных сумматоров первой линейки, вторые информационные входы Е-Х одноразр дных сумматоров каждой линейки, начина  со вто рой, информационные входы п-х одноразр дных сумматоров всех линеек и входы переноса одноразр дных суммато ров первой линейки соединены с соответствующими по весу разр дными выходами блока формировани  частичных произведений 2. Однако известные асинхронные схе мы не могут работать с предельной дл  используемых элементов частотой требование к частоте следовани  синхроимпульсов в синхронных схемах здесь замен етс  требованием к часто те изменени  входных сигналов. Частота изменени  входных сигналов васинхронных схемах также рассчитываетс , исход  из максимально допустимых задержек элементов самой длинной цепочки, Цель изобретени  - увеличение быстродействи  устройства дл  умножени  за счет обеспечени  работы по реальным задержкам одноразр дных двоичных сумматоров и индикации моментов окончани  переходных процессо Поставленна  цель достигаетс  тем что в устройство дополнительно введе ны элементы И, ИЛИ, НЕ, элементы ИЛИ индикации, элемент задержки, причем парафазные выходы переноса первых одноразр дных сумматоров каждой линейки и одноразр дных сумматоров (п-1)-й линейки соединены со входами соответствующих элементов ИЛИ индикации, выходы которых  вл ютс  выходами признака окончани  работы устройства, парафазные выходы переноса каждого j-ro одноразр дного сум матора i-й линейки (j-2,.,,,n; , ,,.п-2) соединены со входами (j-l) элемента ИЛИ, выход которого соединен с первыми входами элементов И соответствующей пары элементов И, выходы которых соединены с парафазным входом переноса(j-1)-го однораз р дного сумматора (|+1)-й линейки, а вторые входы соединены с парафазным выходом переноса соответствующе го одноразр дного сумматора i-й линейки, инверсные входы переноса о норазр дных сумматоров первой линей ки соединены с выходами соответству ющих элементов НЕ, входы которых со динены с соответствующими по весу 3 .4 разр дными выходами блока формировани  частичных произведений, а также с пр мым входом переноса одноразр дных сумматоров первой линейки, управл ющие входы одноразр дных сумматоров всех линеек соединены с выходом элемента И, первый вход которого подключен к выходу элемента задержки, . вход которого соединен со вторым входом элемента И, а также с входом запуска устройства. На фиг,1 представлено четырехразр дное устройство дл  умножени , функциональна  схема; на фиг,2 - условное обозначение сумматора с индикацией момента окончани  переходного процесса. Аналогично стро тс  устройства дл  умножени  любого пор дка . Устройство дл  умножени  содержит логические элементы И 1 и 2, логические элементы НЕ 3, логические элементы ИЛИ t и 5, двоичные сумматоры 6-17 с индикацией момента окончани  переходного процесса, а также элемент 18 временной задержки. Входы Af ,A2,A, А и входы В , В, З, В4 - входы двоичных сомножителей А и В (в данном случае четырехразр дных ) , где индекс - разр д сомножител  с учетом его веса. Вход Z - вход, привод щий устройство в рабочее и инертное состо ни . Выходы Cj ,, , , , , , , , ,Cg- выходы разр дов произведени  С (i - разр д произведени  с учетом его веса), Выходы L ,..., L,... Lg- выходы индикации моментов завершени  переходных процессов в соответствующих разр дах произведени . Схема комбинационного сумматора с индикацией момента окончани  переходного процесса описываетс  следующей системой булевых выражений: -, iby Z + aiby z + aby z + aby,jZ; + Xj, S + X. ; S + Va -f где a, b входы сигналов слагаемых; входы нулевого и единич 4 i ного переносов из предыдущего разр да (сигналы завершени  переходного процесса в предыдущем разр де ) ; z - вход сигнала, привод щего схему сумматора в инертно состо ние, характеризующеес  набором выходных переменных Sy. , О, 0) ; S - выход сигнала суммы У Ул выходы соответственно нулевого и единичного переносов (сигналы завершени  переходного процесса в сумматоре). . Истинность сумматора с индикацией момента окончани  переходного процесса представлена в таблице Сумматор работает в два этйпа. . Первый этап. На вход z подаетс  сигнал О, который приводит сумматор в инертное состо ние .О, 0). Второй этап. После установлени  на входах аи b слагаемых сигналов сигнал на входе z переводитс  в 1. Сумматор находитс  в состо нии ожида ни  разрешени  на сложение от предыдущего разр да, или другого источника разрешающего сигнала. Сигналом разрешени   вл етс  по вление 1 на любом из входов у.или у которые одновременно несут информацию о переносе из предыдущего разр да О или 1. При по влении 1 на у. или УЛ сумматора производит сложение и. вырабатывает сигналы результата , а также сигнал завершени  пере ходного процесса 1 на выходе у или выходе у, несущие одновременно информацию о 0 -переносе или 1 переносе . Устройство дл  умножени  работает в два этапа. Первый этап - этап гашени . На вход z устройства дл  умножени  подаетс  сигнал О, который через сое диненный с этим входом элемент И 2 поступает на входы z сумматоров 6-17 При этом сумматоры 6-1 переход т в инертное состо ние, а на выходах логических элементов ИЛИ k и S устанавливаетс  сигнал О, который запирает логические элементы И 2. На этом заканчиваетс  первый этап - ста ра  информаци  гаситс , устройство готово к умножению. Врем  t переход ного процесса на первом этапе ограниченр следующей величиной: +С или Vi nn , где t .. максимальное врем  переходного процесса в логическом элементе И при , переходе из 1 а О, Кмах 2 м имальное врем  переходного процесса в сумматоре при переходе действительного состо ни  в инертное t - максимальное врем  переhiOX НАМ ходного процесса в логическом элементе ИЛИ при переходе 1 в О, и определ етс  элементной.базой , в которой выполн етс  устройство дл  умножени  . Второй этап - рабочий. На входах устройства Ау, А, Aj, А, В, В., В В устанавливаютс  сигналь, соответствующие разр дам двоичных сомножителей А(А, А, А, А)и В(В, Bj, В/1, BJ). По установлении этих сигналов на вход z подаетс  сигнал 1, привод щий устройство в рабочее состо ние . Сигнал со входа Z, через врем , определ емое элементом 18 задержки , поступает на входы сумматоров 6-17. Задержка сигнала 1 необходима дл  того, чтобы на выходах логических элементов И 1 и логических элементов НЕ 3 успел завершитьс  переходный процесс до.прихода 1 на входы z сумматоров 6-17. Условием правильной работы сумматоров 6-17 с индикацией момента окончани  пере ходного процесса  вл етс  неизменность сигналов а, Ь, у , У2 во врем  сложени . Величина элемента задержки 18 определ етс  Д VidXH ЧПОКНЕ и и где - величина элемента задержки 18; t - максимальное врем  переходного процесса в логическом элементе И; fnaxHE максимальное врем  переходного процесса в логическом элементе НЕ hMHH имальное врем  переходного процесса в логическом элементе И при переходе из О в 1. Следовательно, по установлении на выходах элементов И 1 сигналов частичных произведений , , А.В2,, , а также на выходах, элементов НЕ 3 сигналов , на входы z сумматоров 6-17 поступает сигнал 1. При этом сумматоры 6-17 переход т из инертного состо ни  в состо ние ожидани  разрешени  на сложение. Так как на входах.уJ и У2 сумматоров 6-9 сигналы разрешени  на сложение уже установлены, суммирование частичных произведений начинаетс  с этих сумматоров 6-9, и распростран етс  последовательно на остальные сумматоры 10-17. Включение сумматоров 10-17 в процесс суммировани  происходит по правилу: сигнал разрешени  на сло жение у У2 от предыдущего сумматора передаетс  на входы у и yg последующего сумматора при условии, что на входах а и b последующего сум матора слагаемые уже установились. Так, например, разрешение на сложение от сумматора 6 сумматору 10 поступает только в том случае, если сум матор 7 произвел суммирование и выра ботал сигнал завершени  переходкого процесса. Это вызывает по вление 1 на выходе логического элемента ИЛИ подсоединенного к входам у , -, сумматора 7. Эта 1 открывает логические элементы И 2, подсоединенные выходами к сумматору 10, обеспечива  тем самым передачу разрешени  Иа сло жение от сумматора 6 к сумматору 10. При этом на входе сумматора 10 сигнал слагаемого уже установилс  (на входе О сигнал посто нный - нулевой ), т.е. выполн етс  условие правильной работы сумматора с индикацией момента окончани  переходного процесса. Аналогично проходит включение сум маторов 11-17 в процесс суммировани  частичных произведений. Переходной процесс в устройстве закончитс  и на выходах С , С,... ,Cg установитс  результат умножени  в момент, когда на выходе L Lg логического элемента ИЛИ 5 по витс  сигнал Единица . К выходам ,, сумматоров 6, 10 1, 15 и 16 подсоединены логические элементы ИЛИ 5 на выходах L.,L,.. .L этих элементов получаютс  сигналы индикации момента завершени  переходных процессов при получении результата умножени  соответс- венно 2,3,..,6 разр дов произведени . Завершение переходного процесса в первом разр де произведени  индицируетс  на выходе Lj ,  вл ющемс  выходом логического элемента И 2, вход которого соединен с элементом 18 задержки . На L сигнал по вл етс , исход  из tyy,g,l;,. Момент завершени  переходного процесса на разр дах 7 и 8 индицируетс  на выходе Ц LQ, который индицирует одновременно и. момент завершени  переходного процесса во всем устройстве дл  умножени . Поразр дна  индикаци  моментов .завершени  переходных процессов позвол ет использовать результат по мере поступлени  каждого разр да произведени . Это значительно расширит функциональные возможности устройства. Таким образом, обеспечение работы устройства дл  умножени  по реальным задержкам одноразр дных двоичных сумматоров позвол ет повысить быстродействие устройства примерно в К раз, где п - количество сумматоров в самой длинной цепочке . Это достигаетс  в том случае, если устройство дл  умножени  работает в системе, способной эффективно использовать устройство с переменной задержкой.

1.

1

Claims (2)

1.Авторское свидетельство СССР № 608157, кл. G Об F 7/50, 19б9.

2.Папернов А.А. Логические основы цифровой вычислительной техники . М., Советское радио, 1972,

с. 219 (прототип) . 61 .m

2

У -

фУ|Гф Y2

W7.2