SU1529216A1 - Устройство дл умножени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть применено дл  быстрого выполнени  операции умножени  чисел. Особенно эффективно его использование при применении БИС и СБИС. Сомножители могут быть представлены в любой системе счислени . Целью изобретени   вл етс  повышение быстродействи  устройства. Устройство содержит регистр 1 множимого, блоки 2 вычислени  разр дных значений произведени , буферные регистры первой 3 и второй 4 групп. Соединение входов и выходов переноса соседних блоков вычислени  разр дных значений произведени  и разрешение прохождени  переноса на (N+1)-м такте, а также выбор наиболее быстродействующего варианта реализации блоков 2 позволило сократить врем  выполнени  операции до N+1 тактов. 1 з.п.ф-лы, 2 ил.

Description

Изобретение относится к области вычислительной техники и может быть использовано при разработке быстродействующих устройств умножения чисел, удобных для изготовления с применением больших интегральных схем. Сомножители могут быть представлены в любой системе счисления.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства для умножения; на фиг. 2 — функциональная схема блока вычисления разрядных значений произведения.

Устройство (фиг. 1) содержит «-разрядный регистр 1 множимого, п блоков 2 вычисления разрядных значений произведения, п буферных регистров 3 первой группы, п буферных регистров 4 второй группы, входы 5 8 соответственно коррекции, множителя, управляющий и переноса устройства, первый выход 9 и второй выход 10 устройства.

Блок 2 вычисления разрядных значений произведения (фиг. 2) содержит умножитель 11, узел 12 суммирования, сумматор 13 и элемент И 14.

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 множимого предназначен для хранения значения «-разрядного множимого. Регистры 3 и 4 предназначены для хранения значений соответственно старшего и младшего разрядов частичных произведений, сформированных соответствующими блоками 2.

Каждый блок 2 вычисления разрядных значений произведения предназначен для вычисления произведения разряда множимого на разряд множителя, сложения полученного результата с разрядными слагаемыми и учета переноса из соседнего младшего блока. Он реализует функцию;

FX- ущА-_гВ-\-Р, где Л', У — цифры сомножителей, поступающие на входы множимого и множителя блока;

Л, В — разрядные слагаемые, поступающие на входы первого и второго слагаемых блока;

Р - входной перенос, поступающий на вход переноса блока.

Таким образом, на выходах блока 2 формируются значения старшего и младшего разрядов разрядного произведения и переноса в старший разряд полученного произведения.

Блок 2 — комбинационного типа и может быть реализован самыми различными способами по таблице истинности функционирования блока. Один из примеров реализации представлен на фиг. 2.

Умножитель 11 в блоке 2 производит умножение одноразрядных сомножителей, причем результат на его выходах может формироваться как в двухрядном, так и в многорядном коде.

Узел 12 суммирования предназначен для преобразования многорядного кода в двухрядный.

Сумматор 13 предназначен для суммирования поступающей на его входы в двухрядном коде информации с учетом входного переноса. На его выходах образуются два разряда результата в однорядном коде. Перенос, поступающий в. старший разряд сумматора 13, подается и на выход переноса блока 2.

Элемент И 14 предназначен для подачи с разрешения сигнала на входе 7 устройства информации о переносе, образованном на выходе переноса соседнего младшего блока 2, на вход переноса сумматора 13.

Устройство работает следующим образом.

В исходном состоянии регистры 3 и 4 обнулены, в регистре 1 множимого хранится без знака «-разрядное значение множимого. На вход 7 устройства подан сигнал, запрещающий распространение переноса между блоками 2.

В каждом из п первых тактов работы устройства на его вход 6 поступает по одному разряду множителя, начиная с младших разрядов. При этом в каждом _гм блоке 2 производится умножение разряда множимого, поступающего на его вход множимого с выхода /-го разряда регистра 1 множимого, на разряд множителя, поступающий на его вход множителя с входа 6 множителя устройства, и прибавление к младшему разряду получившегося при этом произведения через входы второго и первого слагаемых блока 2 младшего разряда произведения (/-)-!)-го блока 2, сформированного в предыдущем также и хранимого в (/4~ 1)-м регистре 4, и старшего разряда произведения /-го блока 2, сформированного в предыдущем такте и хранимого в /-м буферном регистре 3.

Сформированные младший и старший разряды произведения /-го блока 2 с его выходов записываются в /-е регистры 4 и 3 соответственно.

После выполнения « первых тактов работы устройства на его вход 6 множителя поступает нулевая информация, на вход 7 подается потенциал, разрешающий прохождение переноса между блоками 2. В результате этого в устройстве организуется цепь последовательно соединенных блоков 2 (последовательно соединенных линиями переноса сумматоров 13 блоков 2), используемая для быстрого распространения переноса.

В течение (n-(-I)-ro такта работы устройства в /-м блоке 2 производйтся сложение старшего разряда произведения /-го.

блока 2, сформированного в п-м такте и хранимого в /-м регистре 3, с младшим разрядом произведения (/-|-1)-го блока 2, сфор1529216 мированным в η-м такте' и хранимым в (гН)-м регистре 4, а также прибавление значения переноса, формируемого в (η+1) -м такте на выходе переноса (/—1)-го блока 2. После завершения переходного процесса з буферные регистры 4 с выходов блоков 2 записываются п старших разрядов произведения сомножителей.

Следует отметить, что вывод в устройстве п младших разрядов произведение осуществляется через его первый выход 9 в последовательном коде (по одному разряду в каждом из п первых тактов), а вывод п старших разрядов произведения — после завершения (« + 1)-го такта через второй выход 10 устройства в параллельном коде.

В рассмотренном случае на вход 5 коррекции устройства и его вход 8 переноса во всех тактах работы подается нулевая информация. В тех же случаях, когда требуется получить округленное значение произведения, необходимо в первом также работы устройства на его вход 5 коррекции подать определенное значение информации (для двоично-кодированного шестнадцатиричного представления сомножителей значение информации на входе 5 в первом такте равно «1000»), Это позволяет осуществить округление результата без дополнительных временных затрат. Вход 5 может быть использован также для введения результирующей коррекции по знакам множимого и множителя в случае умножения чисел в дополнительном коде. Подобным же образом может быть использован и вход 8 переноса устройства.

Следует особо отметить, что в устройстве на (п + 1)-м такте для распространения переноса используется наиболее быстродействующий путь (сигнал переноса, поступивший в блок 2, практически задерживается в нем только на время образования переноса в старший разряд его сумматора 13 от момента подачи входного переноса), поэтому задержка распространения переноса через блок 2 незначительна.

Claims (2)

1

W

ел

ГС

се

ГС О5

Изобретение относитс  к области вычислительной техники и может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  с применением больших интегральных схем. Сомножители могут быть представлены в любой системе счис тени .

Целью изобретени   вл етс  повышение быстродействи  устройства.

На фиг. приведена функциональна  схема устройства дл  умножени ; на фиг. 2 - функциональна  схема блока вычислени  разр дных значений произведени .

Устройство (фиг. 1) содержит л-разр дный регистр множимого, п блоков 2 вычислени  разр дных значений произведени , п буферных регистров 3 первой группы, п буферных регистров 4 второй i-|n iiibi, 5ходы 5 - 8 соответственно коррекции. 1ножите;1 , уи- равл юш.ий и переноса устройства, первый выход 9 и второй выход 10 устройства.

Блок 2 вычислени  разр дных значений произведени  (фиг. 2) содержит умножитель 11, узел 12 суммировани , сумматор 13 и элемент И 14.

Рассмотри.м функциональное назначение и реализацию узлов и блоков устройства.

Регистр 1 множимого предназначен дл  хранени  значени  л-разр дного множимого. Регистры 3 и 4 предназначены дл  хранени  значений соответственно старшего и младшего разр дов частичных произведений, сформированных соответствующими блоками 2.

Каждый блок 2 вычислени  разр дных з)1ачений произведени  предназначен дл  вычислени  произведени  разр да множимого на разр д множител , сложени  полученного результата с разр дными слагаемыми и учета переноса из соседнего младшего блока. Он реализует ф|ункцию:

+ A- rB + P.

где ., Y -- цифры сомнс)жителей, поступающие на входы множимого и множител  блока;

/1, В - разр дные слагаемые, поступающие на входы первого и второго слагаемых блока; Р - входной перенос, поступающий на

вход переноса блока.

Таким образом, на выходах блока 2 формируютс  значени  старшего и младшего разр дов разр дного произведени  и переноса в старший разр д полученного произведени .

Блок 2 - комбинационного типа и может быть реализован самыми различными способами по таблице истинности функционировани  блока. Один из примеров реализации представлен на фиг. 2.

Умножитель 11 в блоке 2 производит умножение одноразр дных сомножителей.

причем результат на его выходах может формироватьс  как в двухр дном, так и в многор дном коде.

Узел ;2 суммировани  предназначен дл  - преобразовани  многор дного кода в двухр дный .

Сумматор 13 предназначен дл  суммировани  поступающей на его входы в двухр дном коде информации с учетом входного переноса. На его вь ходах образуютс 

0 два разр да результата в однор дном коде. Неренос, поступающий в. старший разр д сумматора 13, подаетс  и на выход переноса блока 2.

Элемент И 4 предназначен дл  подачи

5 с разрешени  сигнала на входе 7 устройства информации о переносе, образованном на выходе переноса соседнего младшего блока 2, на вход переноса сумматора 13. Устройство работает следующим образом. В исходном состо нии регистры 3 и 4 об0 нулены, в регистре 1 множимого хранитс  без знака п-разр дное значение множимого. На вход 7 устрайства по.аан сигнал, запрещающий распространение переноса между блоками 2.

g В каждом из п первых тактов работы устройства на его вход 6 поступает по одному разр ду множител , начина  с младших разр дов. При этом в каждом /-м блоке 2 производитс  у.множенИе разр да множимого , поступающего на ег о вход множимого с

0 выхода ( -го разр да регистра 1 множимого, на разр д множител , поступающий на его вход множител  с входа 6 множител  устройства , и прибавление к младшему разр ду получивщегос  при этом произведени  через входы второго и первого слагаемых блока 2

5 младщего разр да произведени  (; -|-1)-го блока 2, сформированного в предыдущем также и хранимого в (/4-i)-M регистре 4, и старшего разр да произведени  гго блока 2, сформированного в предыдущем такте и храQ нимого в /-М буферном регистре 3.

Сформированные младший н старший разр ды произведени  /-го блока 2 с его выходов записываютс  в /-е регистры 4 и 3 соответственно .

После выполнени  п первых тактов рабо5 ть| устройства на его вход 6 множител  поступает нулева  информаци , на вход 7 подаетс  потенциал, разрешающий прохождение переноса между б локами 2. В результате этого в устройстве организуетс  цепь последовательно соединенных блоков 2 (по0 следовательно соединенных лини ми переноса сумматоров 13 блоков 2), используема  дл  быстрого распространени  переноса. В течение (г;-|-1)-го такта работы устройства в /-М блоке 2 производитс  сложение старшего разр да произведени  /-го. блока 2, сформированного в п-м такте и хранимого в г -м регистре 3, с младшим разр дом произведени  (( +1)-го блока 2, сформированным в п-м такте и хранимым в (г+О М регистре 4, а также прибавление значени  переноса, формируемого в (п-)- 1) -м такте на выходе переноса (/-1)-го блока 2. После завершени  переходного процесса з буферные регистры 4 с выходов блоков 2 записываютс  п старших разр дов произведени  сомножителей.

Следует отметить, что вывод в устройстве п младших разр дов произведение

р дных значений произведени , входы множимого которых соединены с выходами соответствующих разр дов регистра множимого , вход первого слагаемого /-го блока с вычислени  разр дных значений произведени  соединен с выходом /-го буферного регистра гп:рвой грх ппы соответственно (i ....,/), вход второго слагаемого j-ro блока вычислени  разр дных значений произведени  соединен соответственно с выходом

осуществл етс  через его первый выход 9 (у+)-го буферного регистра второй группы

в последовательном коде (по одному разр ду в каждом из п первых тактов), а вывод п старших разр дов произведени  - после завершени  (п-|-1)-го такта через второй

,...,гг - 1), входы /-х буферных регистров первой и второй групп соединены соответственно с выходами старшего и млад 11его разр дов /-ГО блока вычислени  разр дных

выход 10 устройства в параллельном коде. -. значений произведени , выход первого буВ рассмотренном случае на вход 5 коррекции устройства и его вход 8 переноса во всех тактах работы подаетс  нулева  информаци . В тех же случа х, когда требуетс  получить округленное значение произвеферного регистра второй группы соединен с первым выходом устройства, вход коррекции которого соединен с входом второго слагаемого «-ГО блока вычислени  разр дных значений произведени , отличающеес  тем, что.

дени , необходимо в первом также работы 20 с целью повышени  быстродействи , выход

устройства на его вход 5 коррекции подать определенное значение информации (дл  двоично-кодированного шестнадцатиричного представлени  сомножителей знапереноса /-го блока вычислени  разр дных значений произведени  соединен соответственно с входом переноса (/-f-I)-ro блока вычислени  разр дных значений произведечение информации на входе 5 в первом такте 25 вход переноса первого блока вычис- равно «1000). Это позвол ет осуществить округление результата без дополнительных временных затрат. Вход 5 может быть ис - пользован также дл  введени  результирующей коррекции по знакам множимого и

лени  разр дных значении произведени  соединен с входом переноса устройства, управл ющий вход которого соединен с входами разрешени  переноса п блоков вычислени  разр дных значений произведени , выходы п

множител  в случае умножени  чисел в до- 30 буферных регистров второй группы соединеполнительном коде. Подобным же образом может быть использован и вход 8 переноса устройства.

Следует особо отметить, что в устройстве на (n-fl)-M такте дл  распространени 

ны с вторым выходом устройства.

2. Устройство по п. I, отличающеес  тем, что каждый блок вычислени  разр дных значений произведени  содержит умножитель, узел суммировани , сумматор и элемент И,

переноса используетс  наиболее быстродей- 35 первый и второй входы которого соединены

ствующий путь (сигнал переноса, поступивший в блок 2, практически задерживаетс  в нем только на врем  образовани  переноса в старший разр д его сумматора 13 от момента подачи входного переноса), поэтому задержка распространени  переноса через блок 2 незначительна.

соответственно с входами переноса и разрешени  переноса блока, а выход - с входом переноса сумматора, входы первого и второго слагаемых которого соединены соответственно с первым и вторым выходами узла суммировани , а выходы старшего и м,ладшего разр дов суммы - соответственно с выходами старшего к младшего разр дов блока, входы множимого и множител  которого соединены соответственно с первым и втоУстройство дл  умножени , содержа- 45 РЬ м входа.ми умножител , выход которого

соединен с первы.м входом узла суммировани , второй и третий входы которого соединены соответственно с входами первого и второго слагае.мых блока, выход переноса которого соединен с выходом переноФормула изобретени 

шее регистр множимого, п блоков вычислени  разр дных значений произведени  («-разр дность сомножителей) и две группы по п буферных регистров, приче.м вход множител-  устройства соединен с входами множител  п блоков вычислени  раз- 50 са сумматора.

р дных значений произведени , входы множимого которых соединены с выходами соответствующих разр дов регистра множимого , вход первого слагаемого /-го блока с вычислени  разр дных значений произведени  соединен с выходом /-го буферного регистра гп:рвой грх ппы соответственно (i ....,/), вход второго слагаемого j-ro блока вычислени  разр дных значений произведени  соединен соответственно с выходом

(у+)-го буферного регистра второй группы

(у+)-го буферного регистра второй группы

,...,гг - 1), входы /-х буферных регистров первой и второй групп соединены соответственно с выходами старшего и млад 11его разр дов /-ГО блока вычислени  разр дных

значений произведени , выход первого бузначений произведени , выход первого буферного регистра второй группы соединен с первым выходом устройства, вход коррекции которого соединен с входом второго слагаемого «-ГО блока вычислени  разр дных значений произведени , отличающеес  тем, что.

с целью повышени  быстродействи , выход

переноса /-го блока вычислени  разр дных значений произведени  соединен соответственно с входом переноса (/-f-I)-ro блока вычислени  разр дных значений произведе вход переноса первого блока вычис-

вход переноса первого блока вычис-

лени  разр дных значении произведени  соединен с входом переноса устройства, управл ющий вход которого соединен с входами разрешени  переноса п блоков вычислени  разр дных значений произведени , выходы п

ны с вторым выходом устройства.

2. Устройство по п. I, отличающеес  тем, что каждый блок вычислени  разр дных значений произведени  содержит умножитель, узел суммировани , сумматор и элемент И,

первый и второй входы которого соединены

Pri

РГ

6 Pr1 РГ

Фиг.г

PrV

j6r

7