SU940167A1 - Устройство дл решени систем линейных алгебраических уравнений - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ЛИНЕЙНЫХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ

1

Изобретение относитс  к вычислительной технике, в частности к выполнению арифметических операций в многорегистровых арифметических устройствах , выполненных на узлах с большой степенью интеграции, и может быть использовано в вычислительной системе в качестве высокопроизводительного блока.

Известны устройства, с помощью которых можно решать системы лимейных алгебраических уравнений пр мыми методами, обеспе ивающими решение системы за конечное число шагов , независ щее от матрицы исходных коэффициентов. Например, устройство , состо щее из двух матриц решающих блоков, арифметического блока, блока управлени , блока вывода и индикации , двух программных блоков, блока сравнени , блока вводе, коэффициентов , блока посто нной пам ти, блока оперативной пйм ти и двух .счетчиков С JПо объему составл ющей аппаратуры указанное устройство  вл етс  довольно громоздким и представл ет собой, по существу, специализированную ЭВМ дл  матричных вычислений. Однако арифметический блок указанного устройства может осуществл ть одновременную обработку только двух операндов, что определ ет низкое быстродействие всего устройства.

to

Наиболее близким по технической сущности к предполагаемому  вл етс  устройство, содержащее Р каскадов (Р - разр дность чисел), причем каждый каскад состоит из двух регистров

IS частичного результата, двух регистров сомножител , двух регистров переносов , двух регистров делител , двух сумматоров, двух блоков посто нной пам ти, двух преобразователей пр мо20 го кода в дополнительный, двух управл ющих триггеров, элемента ИЛИ, двенадцати триггеров и двух шин тактовых импульсов. Это устройство позвол ет совместить во времени выполнение множества операций вида а/Ь и c-de - двух групповых операций, к которым сводитс  решение системы линейных алгебраических уравнений любым из-пр  мых методов. Тем самым при помощи его возможно значительное уменьшение времени решени  системы уравнений по сравнению с предыдущим устройством 2. К недостаткам известного устройства следует отнести то, что перед подачей операндов последующей групповой операции необходим такт считы вани  результата выполнени  предыдущей групповой операции. Это увели чивает количество тактов работы уст ройства в два раза. Кроме того, результаты делени  невозможно использовать в групповой операции второго типа до их выхода с последнего каскада устройства, что в процессе пре образовани  матрицы исходных коэффи циентов приводит к дополнительным просто м устройства. Так, например, решение при помощи известного устройства системы п линейных алгебраических уравнений с п неизвестным методом Гаусса потребует м + (Р-2.} пх 4 тактов работы устройства дл  выполнени  пр мого хода и М1. 1-п( )-« р, (Р-3) тактов дл  обратного хода. Цель изобретени  - увеличение скорости решени  системы линейных ал гебраических уравнений и уменьшение аппаратурных затрат. Поставленна  цель достигаетс  тем что в каждый каскад устройства, содержащего Р каскадов (.Р-разр дность чисел), каждый из которых содер чит первый и второй регистры, регистр результата, сумматор, блок посто нной пам ти, управл ющий триггер, элемент ИЛИ, два триггера, причем выходы второго регистра соединены с входами второго регистра следующе го каскада, а входы первого и второго регистров первого каскада  вл  ютс  входами посто нных коэффициентов устройства, выход управл ющего триггера каждого каскада соединен с установочным входом управл ющего триггера следующего каскада, выходы регистра результата подключены к пе вой группе входов сумматора, первый и второй выходы блока посто нной па м ти соединены соответственно с установочными входами первого и второго триггеров, а тактовые входы регистров и управл ющего триггера соединены с входом тактовых импульсов устройства, введены сумматор-вычитатель , два элемента И и три группы элементов 2-2И-ИЛИ, причем выходы первого регистра св заны с первой группой входов сумматора-вычитател , к входам второй группы которого подключены выходы второго регистра, при этом выход старшего разр да второго регистра соединен с входами трех старших разр дов второй группы сумматоравычитател , выходы Р-1 младших разр дов которого подключены к входам Р-1 старших разр дов, начина  с второго , первого регистра следующего каскада, к входам двух старших разр дов которого подключены выходы первой группы элементов 2-2И-ИЛИ, первые , вторые, третьи и четвертые входы которых соединены соответственно с Р-ым и (Р+1)-м выходами сумматоравычитател , с пр мым выходом управл ющего триггера, с инверсным выходом управл ющего триггера, с третьим и четвертым выходами блока посто нной пам ти, первый выход которого подключен к первому входу элемента ИЛИ, к второй группе входов всех разр дов сумматора, кроме младшего, и к первому входу первого элемента второй группы элементов 2-2И-ИЛИ, к второму, третьему и четвертому входам которого подключены соответственно пр мой выход управл ющего триггера, выход первого триггера и инверсный выход управл ющего триггера ,- второй выход блока посто нной пам ти соединен с вторым входом элемента ИЛИ и с первым входом второго элемента второй группы элементов 2-2И-ИЛИ, второй, третий и четвертый входы которого подключены соответственно к пр мому выходу управл ющего триггера, к выходу второго триггера и к инверсному выходу управл ющего триггера, а выходы второй группы элементов 2-2И-ИЛИ соединены с управл ющими входами сумматора-вычитател , выход элемента ИЛИ соединен с входом младшего разр да второй группы сумматора, тактовые входы первого и второго триггеров соединены с выходом первого элемента И, первый вход которого подключен к входу тактовых импульсов устройства, второи вход - к пр мому выходу управл ющего триггера и к первому входу второго элемента И, второй вход которого соединен с выходом старшего разр да второго регистра, а выход второго элемента И соединен с выходом старшего разр да блока посто нной пам ти, к входам других четырех разр дов которого подключены выходы третьей группы элементов 2-2И-ИЛИ, первые, вторые, третьи и четвертые входы которых соединены соответственно с выходами четырех старших ра р дов сумматора-вымитател , с инверсным выходом управл ющего тригГера , с выходами четырех старших ра р дов первого регистра и с пр мым выходом управл ющего триггера. На.чертеже показана структурна  схема |-го и (4-1)-го каскадов устройства . Каждый каскад устройства состоит из(.Р+2)-разр дного первого регистра 1. i, выходы которого соединены с первыми входами (Р+2)-разр дного сумматора-вычитател  2. 1, к вторым входам которого подключены выходы Р-разр дного второго регистра З-. i, соединенные также и с входами второго регистра следующего каскада 3.1+1 .причем выход старшего разр да регистра 3. i соединен с входами тр старших разр дов сумматора-вычитате 2. i, четыре старшие выходы которог св заны с первыми входами Т-ретьей группы из 4-х элементов 2-2И-ИЛИ . к вторым, третьим и четвертым входам которой подведены соответственно инверсный выход управл ющего три гера 5. 1 четыре старшие выходы пе вого регистра 1.i и пр мой выход уп равл ющего триггера 5. i соединенный также с входом управл ющего три гера следующего каскада 5. +t и с входом первой схемы И 6. I, другой вход которой подключен к шине тактовых импульсов, а выход ее св зан с тактовыми входами первого триггера 7- i и второго триггера 8. i, к установочным входам которых подведе ны соответственно первый выход бло ка 9. i посто нной пам ти, соединен ный также и с первым входом первого элемента второй группы из 2-х элементов 2-2И-ИЛИ 10. 1, и второй выход блока 9. i посто нной пам ти, со диненный также и с первым входом вт рого элемента группы 10. I, при это вторые и четвертые входы элементов ЭТОЙ группы соединены соответственно с пр мым и инверсным выходами управг л ющегр триггера 5.1 а третий вход первого и третий вход второго элементов в группе 10. I св заны соответственно с выходом первого триггера 7.1 и выходом второго триггера 8.i. В каждый каскад устройства входит также второй элемент И 11.1, первый и второй входы которого подключены соответственно, к пр мому выходу управл ющего триггера 5. I и к выходу старшего разр да Егторого регистра 3.1 ,а выход его/св згги со старшим входом блока посто нной пам ти9.Ijк четырем другим входам которого подсоединены выходы второй группы элементов 2-2И-ИЛИ t. i, а третий и четвертый выходы блока 9.i посто нной пам ти св заны с входами элементов первой группы из 2-х элементов 2-2И-ИЛИ 12.1, к четвертым, вторым и первым входам которых подключены соответственно инверсный выход управл ющего триггера 5. пр мой выход управл ющего триггера 5.1 Р-й и (Р+1)-й выходы сумматора-вычитател  2.1, выходы же Р-1 младших разр дов сумматора-вычитател  2.1 св заны с второго по Р-й входами первого регистра следующего каскада 1.i j к двум старшим разр дам которого подсоединены выходы первой группы элементов 2-2И-ИЛИ 12.1. Кроме того, каждый каскад устройства содержит разр дный регистр 13. I результата (i-номер каскада), выходы которого соединены с 5 старшими первыми входами (5+1}-разр дного сумматора 1. i, к старшим вторым входам которого подключен первый выход блока 9.i посто нной пам ти, соединенный та.кже и с входом элемента ИЛИ 15.1,к второмувходу которого подведен второй выход блока 9.f посто нной пам ти, а его выход соединен с вторым входом младшего разр да сумматора 1. этом первый вход этого разр да сумматора св зан с логическим нолем, а выходы сумматора св заны с входами регистра 13. 5+1 результата следующего каскада, и,наконец, выходы третьей группы элементов 2-2И-ИЛИ 10. I соединены с управл ющими входами сумматора-вычитател  2., а тактовые входы регистров и управл ющего триг /ера св заны с шиной тактовых импульсов . 7 Выполнение арифметических операций в устройстве происходит в двоич ной системе счислени , начина  со старших разр дов, с промежуточным представлением результатов внутри устройства избыточным квазиканонмческим кодом с цифрами 1,0,0. Все каскады устройства однотипны при этом первый каскад может не содержать регистра 13. , тогда первые входы сумматора 1. I должны быть соединены с логическим нолем. Во всех каскадах, кроме первого, регистр 1, i может быть (Р+1)-разр  ным. При этом первый вход младшего разр да сумматора-вычитател  2.1 до жен быть также подсоединен к логическому нолю. Рассмотрим работу устройства на примере решени  системы алгебраических линейных уравнений ме тодом Гаусса, где А - матрица коэффициентов размерности В -век тор правыхчастей; х - вектор неизвестных . Как известно, метод Гаусса состоит из последовательности п пре образований расширенной матрицы сие темы А, bj и сводитс  к последовательному исключению неизвестных. В результате получаетс  эквивалентна  система уравнений с верхней треугол ной матрицей V, имеюцей единицы на главной диагонали, и преобразованным столбцом свободных членов Y. На первом такте работы устройства управл ющий триггер 5.5 устанавливаетс  в 1, на регистр 3. i записываетс  .дополнительный код коэффициента а , а на регистр 1. I зано .ситс  коэффициент а, представленный дополнительным двоичным кодом с трем  знаковыми разр дами. На втором этапе содержимое регистра 3.1 и триггера 5.1 передаетс  соответственно в регистр 3.2 и триггер 5.2, содержимое регистра 1. через сумматор-вычитатель 2.1 перепись1ваетс  в регистр 1.2, а на регистр 1.1, регистр 3.1, и триггер 5.1 занос тс  соответственно дополнительный код а . имеющий три знаковые разр да, дополнительный код а и код О. При этом записанное на втором такте в регистр 1.2 число представл ет собой удвоенный первый частичный остаток от делени  содержимого регистра 1.1 на содержимое регистра 3.1. Деление осуществл ет .с  следующим стразом. Блоком 9.1 б посто нной пам ти в зависимости от регистра 3.1, а знакового разр да также от значений четырех старших 1.1 выдел етс  разр дов регистра перва  старша  цифра частного, представленна  избыточным квазиканоническим кодом с цифрами (1,0,1 Л причем цифра 1 будет соответствовать наличию кода 1 на первом выходе блока посто нной пам ти, а цифра 1 на втором выходе, если выделенна  цифра - 1, то сумматор-вычитатель 2.1 осуо есТвл ет вычитание содержимого регистра 3.1 от содержимого регистра 1.1, если 1, то содержимое регистра 3.1 будет прибавлено сумматором-вычитателем 2.1 к содержимому регистра 1,1, если О, то через 2.1 будет передано просто удвоенное содержимое регистра 1.1. .Выделенна  цифра частного на втором такте записываетс  в триггер 7.1 и 8.1. На третьем такте содержимое регистра 3.2 передаетс  в регистр 3.3; содержимое триггера 5.2 - в три|- гер 5.3, а в регистр 1.3 записываетс  второй частичный остаток от депричем в триггеры 7.2 и 8.2 записываетс  код второй старшей цифры, полученный аналогично первому. Одновременно с этим содержимое регистра 3.1 переписываетс  на регистр 3.2, содержимое регистра 1.1 через сумматор-вычитатель 2.1 передаетс  в регистр 1.2, а содержимое триггера 5.1 - в триггер 5.2, а на регистр 1.1, регистр 3.1 и триггер 5.1 занос тс  соответственно дополнительный код , имеющий три знаковые разр да, дополнительный код а. , и код О. При этом записанное на третьем такте в регистр 1.2 число .представлет собой частичное произведение от умножени  содержимого регистра 3.1 на старший разр д частного от делени  а на а, записанный во втором такте в триггеры 7.1 и 8.1, вычтенное от содержимого регистра 1.1, дополнительно поделенное на 1 и удвоенное. Отличие в работе первого каскада при выполнении этой групповой операции от предыдущей заключаетс  в том, что с управл ющими входами сумматора-вычитател  2.1 св заны выходы триггеров 7.1 и 8.1, входами блока посто нной пам ти 9.1  вл ютс  выходы четырех старших разр дов сумматора-вычитател  2.1, выделенна  старша  цифра ре зу ьтата не мен ет содержимого триг геров 7«1 и 8.1, а входами двух ста ших разр дов регистра 1.2  вл ютс  два старших выхода блока посто нной пам ти, представл ющие собой значение двух старших разр дов удвоенног частного от дополнительного деле ни  содержимого сумматора-вычитател 2.1 на единицу, необходимого дл  перевода его в избыточный квазикано нический код. Все эти отличи  определ ютс  нолевым состо нием управл ющего триггера 5.- осуществл ет с  благода{   наличию групп элементов 2-2И-ИШ с соответствующими св  з ми. В дальнейшем описанные преобразо вани  -повтор ютс  дл  из каскадов устройства дл  всех п прео разований исходной матрицы коэффициентов . При этом на 1-ом преобразовании исходной матрицы эле менты строки, содержащей ведущий элемент., определ ютс  по формуле , 1 , а остальные элементы матрицы - по формуле оу .f-ci|jaVV / i j-ir+H,M - Определение коэффициентов в устройстве происходит в квазиканоничес ком избыточном коде с цифрами (t,0, Т . Дл  перевода коэффициентов в дополнительный двоичный код служит сумматор Т, i, обеспечивающий прибавление к содержимому регистра , 13. i половины значени  его младшего разр да, если очередна  цифра коэффициента, выделенна  при помощи блока 9.1 посто нной пам ти, , и прибавление к содержимому регистра 13. i дополнител.ьного кода половины его младшего разр да, если нТи Всего дл  преобразовани  матрицы А, Ь к матрице v, Y потребуетс  . . и )« тактов. Решение системы с треугольной ма рицей V осуществл етс  аналогично ранее описанному с той лишь разницей , что на первом такте на регистре 1,1 записываетс  дополнительный двоичный код числа X Yj,, имеющий три знаковые разр да, а на регистр 3.1 подаетс  код 0,111...1, тем самым осуществл етс  операци  X /1 . В течение следующих тактов на входы регистра 1.1 и регистра 3.1 подаютс  соответственно и U самым выполн ютс  операции . Y;. (Y,- - и,-„-х„) /1. После получени , на выходе устройства дополнительного кода.Х, его можно подавать на входы устройства дл  получени  следующего компонента вектора х и значений Y/(Y. - и,-„.Ли)/1 Всего дл  выполнени  обратного хода алгоритма Гаусса требуетс  г Vl И 1 тактов, ох Т .124 Таким образом, решение системы п линейных алгебраических уравнений с п неизвестными может быть осуществлено за Ь (-h |)н-к4:1Р-1)Р тактов, в то врем  как дл  достижени  этой же цели при помощи известного устройства требуетс  иП.|-У1Ч(р-ь)и4(|-р,)р тактов. Тем самым, решение системы линейных алгебраических уравнений при помощи предлагаемого устройства осуществл етс  Ha-r-v +- y , тактов быстрее, чем известном, а его аппаратурные затраты составл ют приблизительно 5/6 аппаратурных затрат известного. формула изобретени  Устройство дл  решени  систем линейных алгебраических уравнений, содержащее Р каскадов (Р Разр дность чисел)каждый из которых содержит первый и второй регистры, регистр результата , сумматор, блок посто нной пам ти, управл ющий триггер, элемент ИЛИ, два триггера, причем выходы второго регистра соединены с входами второго регистра следующего каскада, а входы первого и второго регистров первого каскада  вл ютс  входами посто нных коэффициентов усТ ройства, выход управл ющего триггера 11 каждого каскада соединен с установо ным входом управл ющего триггера сл дующего каскада, выходы регистра ре зультата подключены к первой группе входов сумматора, первый и второй выходы блока посто нной пам ти соединены соответственно с установочными входами первого и второго триг геров, а тактовые входы регистров и управл ющего триггера соединены с входом тактовых импульсов устройства , отличающеес  тем, что, с целью увеличени  скорости вы числени  системы линейных алгебраических уравнений и уменьшени  аппаратурных затрат, каждый каскад устройства дополнительно содержит сумматор-вычитатель , два элемента И и три группы элементов 2-2И-ИЛИ, причем выходы первого регистра св заны с первой группой входов сумматора- вычитател , к входам второй группы которого подключены выходы второго регистра, при этом выход старшего разр да второго регистра соединен с входами трех старших раз р дов второй группы сумматора-вычитател , выходы Р-1 младших разр дов которого подключены к входам Р-1 старших ра:зр доВ; начина  с второго, первого регистра следующего |Аскада к входам двух старших разр дов которого подключены выходы первой группы элементов 2-2И-ИЛИ, первые, вторые, третьи и четвертые входы которых соединены соответственно с Р-м и (Р+1 )-и выходами сумматоравычитател , с пр мым выходом управл ющего триггера, с инверсным выходом управл ющего триггера, с третьим и четвертым выходами блока посто нной пам ти, первый выход которо го подключен к первому входу элемен та ИЛИ, к второй группе входов всех разр дов сумматора, кроме младшего, и к первому входу первого элемента второй группы Элементов 2-2И-ИЛИ к второму, третьему и„четвертому входам которого подключены соответственно пр мой выход управл ющего триггера, выход первого триггера и инверсный выход управл ющего триггера , второй выход блока посто нной пам ти соединен с вторым входом элемента ИЛИ и с первым входом второго элемента второй группы элементов 2-2И-ИЛИ, второй, третий и четвертый входы которого подключены соответственно к пр мому выходу управл ющего триггера к выходу второго триггера и к инверсному выходу управл ющего триггера, а выходы второй группы элементов 2-2И-ИЛИ соединены с управл ющими входами сумматора-вычитател , выход элемента ИЛИ соединен с входом младшего разр да второй группы сумматора, тактовые входы первого и второго триггеров соединены с выходом первого элемента И, первый вход которого подключен к входу тактовых импульсов устройства, второй вход - к пр мому выходу управл ющего триггера и к первому входу второго элемента И, второй вход которого соединен с выходом старшего разр да второго регистра, а выход второго элемента И соединен с выходом старшего разр да блока посто нной пам ти, к входам других четырех разр дов которого подключены.. выходы третьей группы элементов 2-2И-ИЛИ,первый,вторые, третьи и четвёртые входы которых соединены соответственно с выходами четырех старших разр дов сумматора-вычитател , с инверсным выходом управл ющего три|- гера, с выходами четырех старших разр дов первого регистра и с пр мым выходом управл ющего триггера. Источники информации, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР № , кл. G 06 F 15/32, 1976. 2.За вка № 2721505/18-25, кл, G 06 F 7/38, 02.02.79.

Claims (1)

1. Формула изобретения ^э Устройство для решения систем линейных алгебраических уравнений, содержащее Р каскадов (Р-разрядность чисел), каждый из которых содержит первый и второй регистры, регистр ре⁵⁰ зультата, сумматор, блок постоянной памяти, управляющий триггер, элемент ИЛИ, два триггера, причем выуэды второго регистра соединены с входами второго регистра следующего ⁵⁵ каскада, а входы первого и второго регистров первого каскада являются входами постоянных коэффициентов устройства, выход управляющего триггера

   11 940167 каждого каскада соединен с установочным входом управляющего триггера следующего каскада, выходы регистра результата подключены к первой группе входов сумматора, первый и второй s выходы блока постоянной памяти соединены соответственно с установочными входами первого и второго триг“ геров, а тактовые входы регистров и управляющего триггера соединены с 10 входом тактовых импульсов устройства, отличающееся тем, что, с целью увеличения скорости вычисления системы линейных алгебраических уравнений и уменьшения аппа- 15 ратурных затрат, каждый каскад устройства дополнительно содержит сумматор-вычитатель, два элемента И и три группы элементов 2-2И-ИЛИ, причем выходы первого регистра свя- 20 заны с первой группой входов сумматора-вычитателя, к входам второй группы которого подключены выходы второго регистра, при этом выход старшего разряда второго регистра 25 соединен с входами трех старших разрядов второй группы сумматора-вычитателя, выходы Р~1 младших разрядов которого подключены к входам Р-1 старших разрядов, начиная с второго, ₃q первого регистра следующего каскада, к входам двух старших разрядов которого подключены выходы первой группы элементов 2-2И-ИЛИ, первые, вторые, третьи и четвертые входы ₃₅ которых соединены соответственно с Р-м и (Р+1 )-м выходами сумматоравычитателя, с прямым выходом управляющего триггера, с инверсным выходом управляющего триггера, с треть- ₄₀ им и четвертым выходами блока постоянной памяти, первый выход которого подключен к первому входу элемента ИЛИ, к второй группе входов всех разрядов сумматора, кроме младшего, ₄₅ и к первому входу первого элемента второй группы Элементов 2-2И-ИЛИ, к второму, третьему и„четвертому входам которого подключены соответственно прямой выход управляющего триггера, выход первого триггера и инверсный выход управляющего триггера, второй выход блока постоянной памяти соединен с вторым входом элемента ИЛИ и с первым входом второго элемента второй группы элементов 2-2И-ИЛИ, второй, третий и четвертый входы которого подключены соответственно к прямому выходу управляющего триггера,к выходу второго триггера и к инверсному выходу управляющего триггера, а выходы второй группы · элементов 2-2И-ИЛИ соединены с управляющими входами сумматора-вычитателя, выход элемента ИЛИ соединен с входом младшего разряда второй группы сумматора, тактовые?входы первого и второго триггеров соединены с выходом первого элемента И, первый вход которого подключен к входу тактовых импульсов устройства, второй вход - к прямому выходу управляющего триггера и к первому входу второго элемента И, второй вход которого соединен с выходом старшего разряда второго регистра, а выход второго элемента И соединен с выходом старшего разряда блока постоянной памяти, к входам других четырех разрядов которого подключены., выходы третьей группы элементов 2-2И-ИЛИ,первый.вторые, третьи и чет вёртые входы которых соединены соответственно с выходами четырех стар ших разрядов сумматора-вычитателя, с инверсным выходом управляющего триггера, с выходами четырех старших разрядов первого регистра и с прямым выходом управляющего триггера.