SU860065A1 - Арифметическое устройство - Google Patents
Арифметическое устройство Download PDFInfo
- Publication number
- SU860065A1 SU860065A1 SU792845914A SU2845914A SU860065A1 SU 860065 A1 SU860065 A1 SU 860065A1 SU 792845914 A SU792845914 A SU 792845914A SU 2845914 A SU2845914 A SU 2845914A SU 860065 A1 SU860065 A1 SU 860065A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- register
- input
- output
- inputs
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО
Изобретение относитс к вычислительной технике и может быть использовано при создании цифровых вычислительных устройств. Известно устройство дл умножени и извлечени квадратного корн , содержащее регистры операндов и резуль тата, схему анализа кодов, сумматоры генератор тактов 1 . Наиболее близким к предлагаемому вл етс арифметическое устройство, содержащее регистры множимого, множител , группу элементов И, ИЛИ,И-НЕ п групп сумматоров, группы элементов 2И-ИЛИ 2. Недостатком известных устройств вл етс невысокое быстродействие при извлечении квадратного корн . .Цель изобретени - повышение быст родействи устройства при выполнении операции вычислени квадратного корн Поставленна цель достигаетс тем что в арифметическом устройстве, содержащем регистры множимого и множител , группу элементов И, группу эле кюнтов ИЛИ, элементы И, ИЛИ, И-НЕ, п групп сумматоров, причем выходы сумматоров п-ой (где п - разр дность результата) группы соединены со входами регистра произведени , инверсные выходы разр дов которого (со второго по п-ый) соединены с первыми входами соответствующих элементов 2И-ИЛИ первс группы, вторвае входы которых соединены с выходами регистра мнеткимого, третьи входы - с входом разрешени записи произведени , а выходы подключены к первым входам сумматоров п-ой группы, вторые входы которых соединены с выходами сумлаторов (п-1)ой группы и разр дными входами регистра , вторую группу элементов 2И-ИЛИ, выход f-ro (где 1, 2..., п) разр да регистра множител соединен с первым входом i-ro элемента И группы, выход которого подключен ко входу (21-1)-го разр да регистра кшожимого, выход i-ro элемента ИЛИ группы подключен к первому входу (2«-1)-го элемента 2И-ИЛИ второй группы, а первый вход i-ro элемента ИЛИ группа соединен с выходом i-ro разр да регистра множител , первый вход 21-го элемента 2И-ИЛИ второй группы соединен с пр мым выходом (2i+1)-ro разр да регистра cyMNti,вторые входы элементов 2И-ИЛИ второй группы подсоединены к выходам сумматоров (п-2)-ой группы управл ющие входы элементов 2И-ИЛИ второй группы
подключены к входу разрешени записи произведени , а выходы - ко вторым входам .сумматоров (п-1)-ой группы, иверсный выход переноса п-ой группы сумматоров соединен с первым входом первого элемента И, второй вход которого соединен со входом разрешени записи в регистр, а выход подключен к управл ющим входам элементов И групы и входам синхронизации регистра суммы, инверсный выход первого разр да которого соединен с первым входом элемента И-НЕ, второй вход которого подключен к пр мому выходу первого разр да регистра произведени , а выход - к первому входу первого элемента И-ИЛИ первой группы, второй и третий входы которого подключены соответственно к выходу первого разр да регистра множимого и входу разрешени записи произведени , выход первого разр да регистра множител соединен с первым входом второго эле мента И, выход которого соединен с четвертым входом элемента2И-ИЛИ первой группы, а выход второго разр да регистра множител соединен с первым входом элемента ИЛИ, выход которого соединен с соответствующим входом матрицы умножени , вторые входы второго, элемента И и элемента ИЛИ соединены с входом разрешени записи произведени , второй вход i-ro элемента ИЛИ группы соединен с пр мым выходом 2 i-ro разр да ре- гистра cyMJvuJ.
На чертеже изображена функциональна схема предлагаемого устройства.
Устройство содержит регистр 1 множител , группу элементов И 2, регист 3 множимого, матрицу 4 умножени н сумматорах, регистр 5 произведени , регистр б суммы, первую группу элементов И-ИЛИ 7, вторую группу элементов И-ИЛИ 8 {п-1)-ую строку сумматоров 9 матрицы, последнюю строку сумматоров 10 матрицы, группу элементов ИЛИ 11, элемент И-НЕ 12, первый элемент И 13, второй элемент И 14, элемент ИЛИ 15, первую шину 16 управлени , вторую шину 17 управлени . Элементы 7-11 объединены в матрицу 4 умножени .
Устройство работает следующим образом.
При умножении и квадратировании в регистры 1 и 3 занос тс сомножители , на шины 16 и 17 управлени подаетс О, результат произведени с выгсода матрицы 4 записываетс в регистр 5, вычисление квадратного корн выполн етс методом обратного поиска за п тактов (где п - разр дность результата) т.е. производитс последовательный подбор цифр результата , квадрат которого сравниваетс с подкоренным выражением. Шлчисление квадрата результата в i-ом приближении (шаге) выполн етс с использованием значени результата а - (i-1)го шага и приращени Ь., задаваемого в i-ом шаге.
% (%+, al.+ 2a,., b. Ь f В исходном состо нии регистры 1, 3 и 6 очищены, на шину 16 подан разрешаюций сигнал, в регистре 5 записано подкоренное выражение. В первом такте в регистре 1 производитс перQ вый сдвиг и в старший разр д заноситс 1, котора вл етс пробным приращением (Ь ) дл первого шага вычислений . За счет того, что выходы регистра 1 подключены через группу элементов ИЛИ 11 и группу элементов
5 И-ИЛИ 8 к входам р да сумматоров 9 со сдвигом (i-ый разр д регистра 1 к ()-му разр ду р да сумматоров 9), то на вторые входы р да, сумматоров 9 подаетс число равное Ь Через
0 эти же группы элементов на вторые
входы р да сумматоров 9 с регистра 6, в котором хранитс квадрат результата (i-l)-ro шага, поступает число а о 0. На первые входы р да
5 сумматоров 9 через открытые ключи, управл емые сигналом шины 16 через элемент ИЛИ 15, со входов матрицы поступает результат произведени Ь 2а 0, который формируетс на регистре 3. На р де сумматоров 10 производитс сравнение квадрата результата первого шага а + 2ао Ь + ь Ь с подкоренным выражением А, хран щимс в регистре 5. В конце первого такта при наличии переноса 1 р да сумматоров 10
{при SA) значение a с выходов р да сумматоров 9 по управл ющему сигналу шины 17 записываетс в регистр б, а в первый {в ()-ый, но 0 ) разр д регистра 3 переписываетс 1 с первого разр да регистра 1. Если с, (при ), то содержимое регистров 3 и б не изменитс .
5 Второй и последующие такты начинаютс с импульса, по которому содержимое регистров 1 и 3 сдвигаетс на разр д вправо. Описанный процесс повтор етс с учетом того, что при вычисл лении квадрата результата i-ом ( приближений (шаге) на р д сумматоров 9 кроме слагаемого Ь поступают слагаемые аД и , которые равны или больше нул в зависимости от результата а, предыдущего шага. Ввиду
Claims (2)
- 5 того, что у слагаемых а и Ь в i-oM шаге не перекрываетс диапазон их возможных численных значений, то они поступают на одни и те же входы р да сумматоров 9 через группу элементов ИЛИ 11. Слагаемое формируетс на регистре 3 после установки 1 (или О) в )-ом разр де в конце (i- 1)-го такта и последующего сдвига содержимого регистра 3 в начале I-го такта. Модуль разности старшего разр да регистра 5 и старшего разр да регист ра б формируетс на элементе И-НЕ 12 что не требует установки дополнитель ного разр да сумматора в р де сумматоров 9 матрицы 4. Таким образом, после п тактов п-разр9дный результат вычислени ква ратного корн , сдвинутый на п разр (дов вправо, находитс в регистре 3. Как видно из описани , сущность улучшени по сравнению с известным устройством заключаетс в повышении быстродействи устройства при выполнении операции вычислени квадратног корн за счет уменьшени .периода каж дого из п вычислительных тактов. Вре м выполнени операции вычислени квадратного корн известного устройства дл п разр дов результата определ етс из соотношени ty, « п (2п TC) l:n(2vi-t 2H-Cy,) ,, где задержка распространени пер носа на один разр д сумматора tf.- задержка распространени сиг нала суммы на один разр д сумматора. Врем выполнени операции вычисле ни квадратного корн предлагаемого устройства дл п разр дов результата t ;t п(2п-Ги) , . Ускорение, получаемое при вычислении квадратного корн на нём, k . Таким образом, расчеты показывают что быстродействие предлагаемого устройства по сравнению с известным вдвое больше. Формула изобретени Арифметическое устройство, содержащее регистры множимого и множител группу элементов И, группу элементов ИЛИ, элементы И, ИЛИ, И-НЕ, п групп сумматоров, причем выходы сумматоров п-ой (где п - разр дность результата группы соединены со входа ми регистра произведени г инверсные Шзхходн разр дов которого 1со второго по п-ый) соединены с первыми входалш соответствующих элементов И-ИЛИ первой группы,- вторые входы которых соединены с выходами регистра множимого, третьи входы - с входом, разрешени записи произведени , а выходы подключены к первым входам сумматоров,п-ой группы, вторые входы которых соединены с выходами сумматоров (п-1)-ой группы и разр дными ВХОДс1МИ реГЙСТра суммы, вторую группу элементов 2И-ИЛИ, отличающеес тем, что, с целью повьшени быстродействи , в устройстве выход i-ro (где ,2...,n) разр да регистра множител соединен с первым входом i-ro элемента И группы, выход которого подключен ко входу (2i-1)-ro разр да регистра множимого, выход i-ro элемента ИЛИ группы подключен к первому входу (2i-l) элемента 2И-ИЛИ второй группы, а первый вход i-ro элемента ИЛИ группы соединен с выходом i-ro разр да регистра множител , первый вход 2 I-го элемента 2И-ИЛИ второй группы соединен с прЯ1у1ым выходом (2i+l)-ro разр да регистра суммы, вторые входы элементов 2И-ИЛИ второй группы подсоединены к выходам сумматоров (п-2)-ой группы, управл ющие входы элементов 2И-ИЛИ второй группы подключены к входу разрешени записи произведени , а выходы - ко вторым входам сумматоров (п-1)-ой группы, инверсный выход переноса п-ой группы сумматоров соединен с первым входом первого элемента И, второй вход которого соединен со входом разрешении записи в регистр, а выход подключен к управл ющим входам элементов И группы к входам синхронизации регистра , инверсный выход первого разр да которого соединен с первым входом элемента И-НБ, второй вход которого подключен к пр мому выходу первого разр да регистра произведени , а выход - к первому входу первого элемента И-ИЛИ первой группы, второй и третий входы которого подключены соответственно к выходу первого разр да регистра множимого и входу разрешени записи произведени , выходпервого разр да регистра множител соединен с первым входом второго элемента И, выход которого соединен с четвертым входом элемента 2И-ИЛИ первой группы, а выход второго разр да регистра множител соединен с первым входом элемента ИЛИ, выход которого соединен с соответствующим входом матрицы умножени , вторые входы второго элемента И и элемента ИЛИ соединены с входом разрешени записи произведени , второй вход 1-го элемента ИЛИ группы соединен с пр мым выходом 2i-ro разр да регистра суммы. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 657434, кл. G 06 F 7/38, 1977.
- 2. Авторское сш1детельство СССР 542993, кл. G Об F 7/38, 1977.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792845914A SU860065A1 (ru) | 1979-11-30 | 1979-11-30 | Арифметическое устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792845914A SU860065A1 (ru) | 1979-11-30 | 1979-11-30 | Арифметическое устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU860065A1 true SU860065A1 (ru) | 1981-08-30 |
Family
ID=20861946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792845914A SU860065A1 (ru) | 1979-11-30 | 1979-11-30 | Арифметическое устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU860065A1 (ru) |
-
1979
- 1979-11-30 SU SU792845914A patent/SU860065A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU860065A1 (ru) | Арифметическое устройство | |
SU991414A1 (ru) | Устройство дл умножени | |
SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел | |
RU2797164C1 (ru) | Конвейерный умножитель по модулю | |
SU940167A1 (ru) | Устройство дл решени систем линейных алгебраических уравнений | |
SU542993A1 (ru) | Арифметическое устройство | |
SU651341A1 (ru) | Устройство дл умножени | |
SU942005A1 (ru) | Устройство дл извлечени квадратного корн | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU798825A1 (ru) | Арифметическое устройство | |
SU849206A2 (ru) | Арифметическое устройство | |
SU664171A1 (ru) | Арифметическое устройство | |
SU773620A1 (ru) | Число-импульсный функциональный преобразователь | |
SU1394218A1 (ru) | Устройство дл решени систем линейныых алгебраических уравнений | |
SU920713A1 (ru) | Устройство дл умножени чисел | |
SU999043A1 (ru) | Устройство дл умножени | |
SU1013946A1 (ru) | Устройство дл умножени | |
SU805304A1 (ru) | Устройство дл вычислени сумм произведений | |
SU1410024A1 (ru) | Устройство дл умножени | |
SU868751A1 (ru) | Устройство дл умножени | |
SU1003080A1 (ru) | Конвейерное устройство дл вычислени функций синуса и косинуса | |
SU1089577A1 (ru) | Арифметическое устройство | |
SU682895A1 (ru) | Устройство дл вычислени степенных функций | |
SU993252A1 (ru) | Арифметическое устройство | |
SU1179367A1 (ru) | Устройство дл решени систем линейных алгебраических уравнений |