SU664171A1 - Арифметическое устройство - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть использовано при разработках универсальных и специализированных вычислительных машин . Известно арифметическое устройств во с сумматором накапливающего типа, в котором при выполнении операции умножени  совмещаютс  по времени эле ментарные операции формировани  частичного результата произведени  и сдвига его на один разр д вправо 1 Недостатком известного устройства  вл етс  его низкое быстродействие. Наиболее близким по технической сущности к данному изобретению  вл етс  устройство 2, содержащее ре гистр результата, регистр операнда, разр дный триггерный регистр множител , сумматор, первый дешифратор, первый, второй, . третий, четвертый, п тый и шестой элементы И, первый триггер, первый и второй элементы ИЛИ, элемент НЕ, элемент задержки, преобразователь пр мого кода в допол нительный, блок управлени , первый выход которого соединен с первым вхо дом первого элемента И, второй вход которого соединен с выходом регистра результата, а выход - с первым входом сумматора, первый выход которого соединен с первым входом регистра :результата, второй вход которого соединен со вторым выходом блока управлени , третий выход которого -соединен с первым входом регистра операнда , второй вход которого соединен со входной информационной шиной, а выход - с первым входом преобразовател  пр мого кода в дополнительный, второй вход которого соединен с первым выходом первого дешифратора, а выход - со вторь м BkoflOM сумматора, второй выход которого через элемент задержки соединен со входом переноса сумматора, выход регистра результата соединение первым входом второго элемента И и через элемент НЕ с первым входом третьего элемента И, вторые входы которых соединены с четвертым выходом блока управлени , а выходы третьего и четвертого элементов И соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы первого и, второго элементов ИЛИ соединены соответственно с выходами четвертого и п того элементов И, выходы первого и второго элементов ИЛИ соединены соответjCTBeHHo с единичным и нулевым входами . триггера первого разр да регистра множител , п тый выход блока управлени  соединен со счетньами входами с 1 по п-го разр дов регистра множител шестой и седьмой выходы блока управлени  соединены соответственно с еди ничньлм и нулевым входами первого триггера, единичный и нулевой выходы которого соединены с первыми входами четвертого и п того элементов И соответственно , вторые входы которых соединены с восьмым выходом блока управлени , единичные и нулевые выхо ды триггеров с п-2 по п-го разр дов регистра множител  соединены соответ ственно с 1 по б входами первого дешифратора , седьмой вход которого сое динён с дев тым выходом блока управлени , второй выход первого даиифратора соединен с первым входом блока управлени , второй вход которого сое динен с выходом шестого элемента И, входы с 1 по (п-1)-й которого соединен с нулевыми выходами триггеров с 1 по (n-l)-ro разр дов регистра множител , п-й вход шестого элемента И соединен с единичным выходом триг .гёра (n-l)-ro разр да регистра множи тел . Недостатком известного устройства  вл етс  низкое быстродействие. Целью изобретени   вл етс  повышение быстродействи , С этой целью в устройство введены второй дешифра тор, второй и третий триггеры, трети и четвертый элементы ИЛИ, седьмой, восьмой, дев тый и дес тый элементы И, причем, первые входы седьмого и восьмого элементов И соединены соответственно с единичным и нулевым вы .ходами триггера (п-1}-го разр да регистра множител , нулевой и единичный выходы триггера (п-З)-го разр да которого соединены со вторыми входам седьмого и восьмого элементов И соот ветственно, третьи входы которых сое динены с нулевым и единичным выходами триггера {п-2)-го разр да регистpa множител  соответственно, которые также соединены с первыми входами дес того и дев того элементов И соответственно , вторые входы которых соединены с единичным и нулевым выходами триггера (п-1)-го разр да ре-ч гнстра множител  соответственно, единичный и нулевой выходы триггера п-го разр да которого соединены с третьими входами дес того и дев того элементов И соответственно, дев тый выход блока управлени  соединен с. четвертыми входами седьмого,восьмого , дев того и дес того элементов И, выходы седьмого и восьмого элементов И соединены соответственно с первьм . и вторым входгили третьего элемента ИЛИ, выход которого соединен с единичным входом второго триггера, единичный и нулевой выходы которого сое динены соответственно с первым и вто входами второго дешифргггора, третий и четвертый входы которого соединены соответственно с единичн1 м и нулевьлм вьлходами третьего триггера, единичный вход которого соединен с выходом четвертого элемента ИЛИ, первый и второй йходы которого соединены соответственно с выходами дев того и дес того элементов И, первый, второй и третий выходы второго дешифратора соединены соответственно с третьим, четвертым и п тым входами блока управлени , дес тый выход которого соединен с нулевыми входами второго и третьего триггеров. На фиг. 1 изображена функциональна  схема арифметического устройства; на фиг. 2 - функциональна  схема блока управлени . Арифметическое устройство содержит регистр 1 результата, регистр 2 операнда, регистр 3 множител ,, триггеры 3- з регистра множител , сумматор 4, элемент 5 задержки, преобразователь 6 пр мого .кода в дополнительный f блок 7 управлени , элементы и 8 - и 17, элементы ИЛИ 18 - ИЛИ 21, элемент ЙЕ 22, триггеры 23 - 25, первый и второй дешифраторы 26, 27, выходы 28-37 блока 7 управлени , входы 38-42 блока 7 управлени . Блок 7 управлени  содержит триггеры 43-46, блок 47 синхронизации, генератор 48, счетчик 49, дешифратор 50, регистр 51 кода операции, второй дешифратор 52, программна  логическа  матрица 53, шифратор 54, регистратор 55 номера команд, элементы И 56 - И 76, элемент ИЛИ 77 и элемент ЯВ 78.. Арифметическое устройство работает следук дим образом: при выполнении коротких операций типа Сложение в работе участвует регистр 1 результата, регистр 2 операнда и сумМатор 4, Регистр 1 результата служит дл  хранени  одного из операндов выполн емой операции и дл  хранени  результата выполненной операции. Регистр 2 операнда служит дл  хранени  второго операнда. Информаци  на этот регистр пересылаетс  из запоминающего устройства (на чертеже не показано ) параллельным кодом. Содержимое обоих регистров последовательно, раЗ р д за разр дом, поступает на сумматор 4, с помощью которого производи-тс  необходима  операци , а результат выполненной операции записываетс  в регистр 1 результата. Сдвигающие синхросигналы на регистры I и 2 поступают из устройства 7 управлени  по шинам 29 и 30 соответственно . Преобразователь б кода преобразует пр мой код числа, записанного на регистре 2 операнда, в дополнительный в случае выполнени  команды

вычитание, поступаганей из блока 7 управлени  (на чертеже не показано ) и команды вьтаитание, поступающей с выхода дешифратора 26 регистра 3 множител . (Отрицательные числа представлены дополнительным кодом, что сокращает врем  выполнени  операций сложени  и вычитани ).

При вьтолнении команды умножени  используетс  регистр 3 множител . Операци  умножени  также выполн етс  над числами, представленными дополнительным кодом с использованием метода умножени  на два разр да множител . Дл  исключени  сдвигов влево частичного произведени  после анализа каждой триады регистра множител , анализируютс  не три разр да регистра 3 множител , а п ть.

Это позвол ет определить общее количество сдвигов вправо частичного произведени , включа  сдвиг влево на один разр д после анализа очередных разр дов регистра множител  и сдвига вправо на один разр д после его вычислени .

Таблица 1

о о

О

о

Продолжение табл.1

10

Алгоритм умножени  имеет вид:

1. Расшифровать 5 разр дов (четыре младших и один свер1хмладший) ре-гистра множител  и произвести сложение (или вычитание) согласно табл. 1.

2.Сдвинуть частичное произведение -на один, два или три разр да согласно табл. 2.

3, Сдвинуть в регистре множител  информацию на два разр да вправо. (Пункты 1-3 повторить п/2 раз).

В табл. 2 представлены состо ни  п ти младших разр дов регистра множител  дл  1-го и 3-х сдвигов вправо частично го произведени , так как при всех других состо ни х этих разр дов сдвиг час ичного произведени  производитс  на два разр да.

Таблица 2

1 1 1 о о о о 1 о 1 о 1

1

1

1

о

о

о

о

о

1

о,

1

1

С целью сокращени  оборудовани  дешифратор 27 разбит на две группы: перва  группа (элементы 14-15 И, элемент 20 ИЛИ и триггер 23) анализирует и запоминаетсосто ние (п-4), (п-3 и (п-2) разр дов регистра 3 множител , а друга  группа (элементы 16-17 и, элемент 21 ИЛИ и триггер 24) анализирует и запоминает состо ние (п-2) и (п-1) разр дов этого

Сдвиг на 1 разр д вправо

1

о 1 о 1 о 1 о 1 о 1 о

то же I I

«I -

Сдвиг на 3 разр да вправо

то же I 1

1 I I I 1

регистра. Дешифратор 27 по шинам 40, 41 и 42 выдает в блок 7 управлени  сигналы на один, два или три сдвига частичного произведени  соответственно .

В целом арифметическое устройство при выполнении операции умножени  работает следующим образом:

Claims (2)

1. В первом такте умножени  первый сомножитель (множимое) из запоминающего устройства переписываетс  на ре гистр 2, а второй (множитель) из регистра 1 результата через элементы 9-10 И и элементы 18-19 ИЛИ переписываетс  в регистр 3 множител  (перед выполнением любой операции один из операндов находитс  в регистре 1 результата). Кроме этого, в этом так те умножени  блок 7 управлени  записывает единицу в триггер 25 по шине 33, котора  не переписываетс  на триггер первого знакового разр да так как элементы 11, 12 И регистра 3 закрыты сигналом, поступающим с шины 35 блока 7 управлени . Во втором так те умножени  элементы 9-10 И закрываютс  сигналом, поступающим с шины 31 блока 7 управлени , а элементы 11-12 И открываютс  и выполн етс  умножение. Умножение происходит за п/2 циклов, где п - количество разр дов и начинаетс  с анализа п ти младших разр дов регистра 3 множител . Вначале блок 7 управлени  выраба тывает сигнал обнулени  триггеров 23 24| поступающий с шины 35,.а затем по.шине 37 вырабатывает сигнал, кото рый открывает элементы 14-17 И, анализирующие п ть разр дов регистра 3 множител . Вначале блок 7 управлени  вырабатывает сигнал обнулени  триггеров 23, 24 поступающий с шины 35, а затем по шине 37, он вырабатывает сигнал, который открывает элементы 14-17 И, анализирующие п ть разр дов регистра 3 множител . В зависимости от состо ни  этих разр дов, срабатывают триггеры 23, 24 и запоми нают это состо ние, соответствующее определенному (одному или трем) коли честву сдвигов частичного произведени . Одновременно по сигналу, выданному с шины 37, срабатывает дешифратор 26. В зависимости от состо ни  трех младших разр дов регистра 3, (см. табл. 1) дешифратор 26 вырабатывает или сигнал вычитани , поступающий со второго выхода дешифратора 26 на пре образователь 6 кода или сигнал отсутствие сложени  и вычитани  , поступающий по шине 38 из блока 7 управлени . Сигнал сложение дешифратор 26 не вырабатывает, так как при отсутствии сигналов с выходов дешифратора 26 арифметическое устройство произведет сложение содержимого регистров 1 и
2. 2. После окончани  выдачи сигнала на шине 37, блок 7 управлени  начинает выдавать синхросигналы по шинам 29, 30 дл  сдвига реги стров 1 и 2 в случае , если сигнал блокировки сдвига (отсутствие операции), поступив ший по шине 38 с дешифратора 26, отсутствовал .С выдачей синхросигналов на эти регистры производитс  выра ,ботанна  дешифратором 26 операци  (сложение или вычитание), т.е. формируетс  первое частичное произведение . После выдачи определенного количества синхросигналов, соответствующего количеству разр дов регистров 1 и 2, блок 7 управлени  прекращает выдачу синхросигналов по шине 30, выдает сигнал на закрытие элемента И а по шине 28, а по шине 29 выдает дополнительно столько синхросигналов, сколько сдвигов частичного произведени  было определено при первом анализе регистра множител  т.е. -если состо ние триггеров 23 и 24 было 00 или 11 - производитс  дополнительно сдвиг регистра 1 на два разр да (соответствует шине 41 дешифратора 27) . - если состо ние триггеров 23 и 24 было - 10 производитс  один дополнительный сдвиг регистра 1 (соответствует шине 40), если состо ние триггеров 23 к 24 было 01 - производитс  три дополнительных сдвига (соответствует шине 42 далифратора 27). После окончани  выдачи всех дополнительных синхросигналов, блок 7 управлени  по шине 28 вновь выдает сигнал разрешени  и открывает элемент И 8 и описанный цикл повтор етс , но уже с анализа очередных разр дов регистра 3 множител . Дл  этого блок 7 управлени , во врем  выдачи синхросигналов по шине 30, выдает два синхросигнала по шине 32 дп  сдвига на два разр да регистра 3 множител . Причем, при первом сдвиге регистра 3 единица с триггера 25. переписываетс  через элементы 11-12 И на триггер 3, а при всех последующих сдвигах эта перепись запрещена сигналом запрета, поступающим на элементы 11, 12 по шине 35. После выполнени  п/2 циклов умножение заканчиваетс . Признаком окончани  умножени   вл етс  сигнал, поступающий на блок 7 управлени  по шине 39 с элемента 13 И, который срабатывает при условии, когда все разр ды этого регистра, за исключением младшего (п-1) принимают нулевое значение. При получении этого сигнала, блок 7 управлени  заканчивает формирование сигналов по шинам 32,36,37, обнул ет регистр 2 и приступает к выполнению третьего ..так та умножени  - округлению результата (на чертеже не показано). Регистр 2 арифметического устройства кольцевой (с целью упрощени  чертежа цепи.регенерации не показаны) поэтому содержимое этого регистра во врем  выполнени  второго такта умножени  сохран етс . Таким образом, данное арифметическое устройство не требует логических и арифметических цепей сдвига влево регистра результата при выполнении операции умножени , что сокращает врем  выполнени  операции умножони .и yiipouujGT накопительный регистр 1, а в целом к арифметическое устройство. Формула изобретени  Арифметическое устроР тво, содер жащее регистр результата, регистр операнда, разр дный триггерный.регистр множител , сумматор, первый дешифратор, первый, второй, третий, четвертый, п тый и шестой элементы И первый триггер, первый и второй элементы ИЛИ, элемент НЕ, элемент задер ки, преобразователь пр мого кода в дополнительный блок управлени , первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом регистра результата, а выход - с первы входом сумматора, первый выход которого соединен с первым входом регист ра результата, второй вход которого соединен со вторым выходом блока управлени , третий выход которого соединен с первым входом регистра операнда , второй вход которого соединен со входной информационной шиной, ,а выход - с первым входом преобразовател  пр мого кода в дополнительный, второй вход которого соединен с первым выходом первого дешифратора, а выход - со вторым входом сумматора, второй выход которого через элемент задержки соединен со входом переноса сумматора, выход ре1истра результата соединен с первым входом второго элемента И и через элемент НЕ с первым входом третьего элемента И вторые входы которых соединены с четвертым выходом блока управлени , а выходы третьего и четвертого элементов И соединены соответственно с первыми входами первого и второго элементов ИЛИ, вторые входы первого и второго элементов ИЛИ соединены соответственно с выходами четвертого и п того элементов И, выходы первого и второго элементов ИЛИ соединены со ответственно с единичным и нулевым входами триггера первого разр да регистра множител , п тйй выход блока управлени  соединен со счетными входами с 1 по п-го разр дов регистра множител , шестой и седьмой выходы блока управлени  соединены соответственно с единичным и нулевым входами первого триггера, единичный и нулевой выходы которого соединены с первыми входами четвертого и п того элементов И соответственно, вторые входы которых соединены .с восьмы:л выходом блока управлени , единичные и нулевые выходы триггеров с п-2 по п-го разр дов регистра множител  соединены соответственно с 1 по 6 входами первого дешифратора, седьмой вход- которого соединен с деВ тым выходом блока управлени , второй выход первого дешифратора соединен с первым входом блока управлени , второй вход которого соединен с выходом шестого элемента И, входы с 1 по (п-1)-й которого соединены с нулевыми выходами триггеров с 1 по (n-l)го разр дов регистра множител , п-й вход шестого элемента И соединен с единичным выходом триггера (п-1)-го разр да регистра множител , отличающеес  тем, что с ц.елью .повьшени  быстродействи , в устройство введены второй дешифратор, второй и третий триггеры, третий и четвертый элементы ИЛИ, седьмой, восьмой, дев тый и дес тый элементы И, причем, первые входы седьмого и восьмого элементов И соединены соответственно с единичным и нулевым выходами триггера (п-1)-го разр да регистра множител , нулевой и единичный выходы триггера (п-З)-го разр да которого соединены со вторыми входами седьмого и восьмого элементов И соответственно, третьи входы которых соединены с нулевым и единичным выходами триггера (п-2)-го разр да регистра множител  соответственно, которые также соединены с первыми входами дес того и дев того элементов И соответственно, вторые входы которых соединены с единичным и нулевым выходами триггера, (n-l)-ro разр да регистра множител  соответственно, единичный и нулевой выходы триггера п-го разр да которого соединены с третьими входами дес того и дев того элементов И соответственно , дев тый выход блока управлени  соединен с четвертыми входами седьмого, восьмого, дев того и дес того элементов И, выходы седьмого и восьмого элементов И соединены соответственно с первым и вторым входами третьего элемента. ИЛИ, выход которого соединен с единичным входом второго триггера, единичный и нулевой выходы которого соединены соответственно с первым и вторым входами второго дешифратора , третий и четввртый входы которого соединены соответственно с единичным и нулевым Ьыходами третьего триггера, единичный вход которого соединен с выходом четвертого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами дев того и дес того элементов И, первый, второй и третий выходы второго дешифратора соединены соответственно с третьим, четвертым и п тьгм входами блока управлени , дес тый выход которого соединен с нулевыми входами второго и третьего триггеров. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 369564, кл. G 06 F 7/38, 1971.