SU1032455A1 - Устройство дл вычислени элементарных функций - Google Patents

Description

и вторым информационйым входом первого коммутатора, первый управл ющий вход четвертого коммутатора соединен с п тым выходом блока управлени , седьмой выход которого соединен.с вторыми управл ющими входами второго и четвертого коммутаторов, установочные , входы с первого по четвертый регистров соединены соответственно с первого по четвертый входами задани  начальных условий устройства, вход запуска блока управлени  соединен с входом запуска устройства.

2. Устройство по п,1, о т л и чающеес  тем, что блок управлени  содержит генерзтор импульсов, счетчик , дешифратор-шифратор, четыре триггера, дев ть элементов И, три , элемента ИЛИ и элемент задержки, вход которого соединен с входом запуска блока управлени  и первыми входами первого и второго элементов ИЛИ, выход элемента задержки соединен с входом запуска генератора импульсов, вход останова которого соединен с пер вым выходом дешифратора-шифратора и входом сброса счетчика, информационный вход которого соединен с выходом генератора импульсов и первыми агоэдами первого и второго элементов И, выход счетчика .соединен с входом дешифратора-шифратора , второй выход которого соединен с вторым входом второго

элемента ИЛИ, выход которого соединен с первыми входами с первого по третий триггеров и с третьего по п тый элементов И, третий выход дешифраторашифратора соединен с первыми входами /шестого и седьмого элементов И и вто . рыми входами первых элементов ИЛИ и триггера, выходы которых соединены соответственно с первым входом четвертого триггера и вторыми входами первого и второго элементов И, выход второго элемента И соединен с первыми входами третьего элемента ИЛИ, восьмого и дев того элементов И. вход сигнала сравнени  блока управлени  соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом четвертого триггера, выход которого подключен к вторым входам с четвер- , того по седьмой элементов И, выходы шестого и седьмого элементов И соединены с вторыми входами соответственно второго и третьего триггеров, выходы которых соединены с вторыми входами соответственно восьмого и дев того элементов И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, выходы восьмого, дев того элементов И, третьегр элемента ИЛИ, второго триггера, четвертого элемента И, третьего триггера и п того элемента И соединены соответст венно с первого по седьмой выходами блока .управлени .

1

Изобретение относитс  к цифровой вычислительной технике и может быть применено дл  аппаратной реализации операций аычислени  функции.

Известно устройство дл  Во числе ни  квадратного корн  из частного и произведени  г содержащее накопительные сдвигающие регистры и регистр падати, управл ю1цие входы KOTOpbfx соединены с соответствующими выходами блока управлени , одноразр дные комбинационные сумматоры, упра1зл юи ие входы которых соединены с выходами элемента анализа знака, вход которого соединен с выходом знакового рвзр да накопительного сдвигающего регистра псевдоделитеп р элемент анализа сходимости, накопительные сдвигающие регистры и одноразр дный комбинационный сумматор, причем управл ющий вход последнего соединен с выходом накопительного сдвигающего регистра второго аргумента, а основной вход этого сумматора, - с выходом последнего разр да накопительного сдвигающего регистра второго псездоумножител , выход которого соединен с управл ющим входом одноразр дного комбинационного сумматора псевдоделител , третий вход этого сумматора соединен с выходом накопительного сдвитающего регистра второго аргумента, выходы всех разр дов накопительного сдвигающего регистра псевдоделител  соединены с входами элемента анализа сходимости, выход которого соединен с входом сброса блока управлени  1. Недостатком данного устройства  вл етс  ограниченный класс решаемых задач, так как оно предназначено дл  вычислени  только двух функций. Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  извлечени  квадратного корн , содержащее два сумматора, четыре регистра, два блока сдвига, блок сравнени , блок управлени  и два коммутатора, причем выход первого регистра соединен с первым информационным входом .первого коммутатора, выход которого, соединен с первым входом сумматора, второй вход которого соединен с выходом первого блока сдви га, информационный вход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора, соединен с выходом второго блока сдвига, управл ющие входы первого и третьего регистров соединены с первым выходом блока управлени , второй выход которого соединен с управл ющими .входами второго и четвертого регистров, выход блока сравнени  соединен с входом сиг нала сравнени  блока управлени , третий выход которого соединен с управл ющими входами блоков сдвига, четвертый выход блока управлени  соединен с первым управл ющим входом первого коммутатора, п тый выход блока управлени  соединен с первым управл ющим входом второго коммутатора 2 Недостатком этого устройства  вл етс  то, что оно предназначено тол ко дл  извлечени  квадратного корн  из одного аргумента, т.е. ограниченный , класс решаемых задач (вычисл емых функций). Цель изобретени  - расширение кла са решаемых задач за счет возможност дополнительного вычислени  функций . VxTv, fTTx, ifT и u/.fY. Поставленна  цель достигаетс  тем что в устройство, содержащее два сум- 55 ка

матора, четыре регистра, два блока сдвига, блок сравнени , блок управлени  и два коммутатора, причем выход 1

входом второго коммутатора,- выход второго регистра соединен с вторым входом , блока сравнени  и вторым информа-. 554 первого регистра соединен с первым информационным входом первого коммутатора , выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом втол рого коммутатора, первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора соединен с выходом второго блока сдвига, управл ющие входы первого и третьего регистров соединены d первым выходом блока управлени , второй выход которого соедийен с управл ющими входами второго и четвертого регистров, выход блока сравнени  со- единен с входом сигнала сравнени  блока управлени , третийвыход которого соединен с управл ющими входами блоков сдвига, четвертый выход блока управлени  соединен с первым управл ющим входом первого коммутатора, п тый выход блока управлени  соединен с первым управл ющим входом второго коммутатора , дополнительно введены с третьего по шестой коммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информационные входы которых соединены с выходом четвертого регистра, выход третьего коммутатора соединен с вторым входом второго сумматора, выход четвёртого коммутатора соединен с информационным входо.м второго блока сдвига, выходы первого и второго сумматоров соединены с информационными входами соответственно п того и шестого коммутаторов, первые управл ющие входы которых.соединены с четвертым выходом блока управлени  и первым управл ющим входом третьего коммутатора , второй,управл ющий вход которого соединен с и1естым входом блока управлени  и вторыми управл ющими входами первого, п того .и шестого ком .мутатороь, п,7;рвые выходы которых соединены с информационными входами соответственно первого и третьего регистров , информационные входы второго и четвертого регистров соединены с вторыми выходами соответственно п того и шестого коммутаторов, выход первого регистра соединен с первым входом блосравнени  и вторым информационным ционным входом первого коммутатора, первый управл ющий вход четвертого коммутатора соединен с п тым выходом блока управлени , седьмой выход которого соединен с вторыми управл ющими входами второго и четвертого коммута торов, установочные входы с первого по четвертый регистров соединены соответственно с первого по четвертый входами задани  начальных условий устройства, вход запуска управлени  соединен с входом запуска устройства Кроме того, блок управлени  содержит генератор импульсов, счетчик, дешифратор-шифратор , четыре триггера, дев ть элементов И, три элемента ИЛИ и элемент задержки, вход которого соединен с входом запуска блока управлени  и первыми входами первого и вто рого элементов ИЛИ, выход элемента задержки соединен с входом запуска ге нератора импульсов, вход останова которого соединен с первым выходом дешифратора-шифратора и входом сброса счетчика, информационный вход которого соединен с выходом генератора импульсов и первыми входами первого и второго элементов И, выход счетчика соединен с входом дешифратора-шифрато ра. второй выход которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первыми входами с первого по третий триггеров и с третьего по пдтый элементов И, третий выход дешифратора-шифратора соединен с первыми входами шестого к седьмого элементов И и вторыми входами первых элемэ-нтов ИЛИ и триггера выходы которых соединены соот|3етст венно с перзым входом четвертого триг гера и вторыми -входами первого и БТО рого элементов И. выход второго элемента И создинен с первыми входами третьего элег/.ента ИЛИ, восьмого и дев того элементов И, вход сигнала срав нени  блоха управлени  соединен с вторым входом третьего элемента 4, выход гсоторого соединен с вторым входом четвертого триггера, выход рого подключен к вторым входам с четвертого по седьмой элементов И, выходы шестого и седьмог-о элементоа И соединены с вторыми входами ссответст венно второго и третьего триггеров, выходы которых соединены с ЗТСрЫМ5-; сходами соответстеенно восьмого и выход пераого дев того элеме1- тоз и, элемента И соединен с вторым аходом 10 56 третьего элемента ИЛИ, выходы восьмого , дев того элементов И, третьего элемента ИЛИ, второго триггера, четвертого элемента И, третьего триггера и п того элемента И соединены соответственно с первого по седьмой выходами блока управлени . На фиг.1 приведена структурна  схема предлагаемого устройства; на фиг.2 - структурна  схема первогочетвертого коммутаторовj на фиг.З структурна  схема п того и шестого коммутаторов; на фиг, - структурна  схема блока управлени ; на фиг.5 временные диаграммы импульсов, иллюстрирующие работу блока управлени . Устройство дл  вычислени  элементарных функций содержит сумматоры 1 и 2, регистры З-б, блоки 7 и 8 сдвига, коммутаторы 9-1, блок 15 сравнени  и блок 16 управлени . Вы1ход первого регистра 3 соединен с первыми информационными входами первого коммутатора 9 и блока 15 сравнени  и с вторым информационным входом второго коммутатора 10, выход второго регистра соединен с первым информационным входом коммутатора 10 и вторым входом коммутатора 9. Выход коммутатора 9 соединен с первым входом первого сумматора 1. Выход коммутатора 10 соединен с информационным входом первого блока 7 сдвига, выход к оторого соединен с вторым входом сумматора 1. Выход третьего регистра 5 соединен с первым информационными входами третьего и четвертого коммутаторов 11 и 12, Выход четвертого регистра б соединен с вторыми информационными входами коммутатороа 11. 12. Выход коммутатора 12 соединен с информационным входом второго блока 8 сдвй га, выход которого соединен с первым входом второго cyiviK3Topa 2, на еторой вход- которого подсоединен РЫХОД нсоммутзтора 11, Выход сумматора 1 соединен с информационным входом п того коммутатора 13s выходы которог. соединень с информаир;оинымк входами регистров 3 и k. Выход сумматора 2 соединен с информационным входом шес того коммутатора. выходы которого соединены с информвционными входами регистров 5 и 6, Первый выход блока 1б управлени  соединен с упр вл ющи и входами регистроа 3 У 5,- агорой выход с управл ющими входами регистров 4 м 6, третий выход - с упрзвп юу ими входами блоков 7 и 8 сдвига, четвертый выход - с первыми управл ющими входами коммутаторов 9, 11, 13 и 1, п тый выход - с первыми управл ющими входами коммутаторов 10 и 12, шестой выход - с вторыми управл ющими входами коммутаторов Э, 11 13 и Н, седьмой выход - с вторыми управл ющими входами коммутаторов 10 и 12. Выход блока 15 сравнени  соединен с входом сигнала сравнени  блока 16 управлени  Первый, вход 17 задани  начальных условий устройств.а дл  аргумента X соединен с установочным входом регист ра 3. Второй вход 18 дл  аргумента Y соединен с установочным входом регист ра А. Третий вход 19 дл  аргумента Z соединен с установочным входом регистра 5. Четвертый вход 20 дл  аргумента и соединен с установочным входом регистра 6. Вход 21 запуска дл  стартового импульса соединен с входом запуска блока 1б управлени . Выходы 22-25 устройства  вл ютс  выходами регистров соответственно Сумматоры 1 и 2 могут быть выполне ны дл  последовательного принципа работы в виде одноразр дной комбинационной схемы или дл  параллельного при ципа работы - в виде параллельной схемы. Регистры 3-6  вл ютс  обычными ре гистрами дл  хранени  и сдвига информации . Блоки 7 и 8 сдвига могут быть реализованы либо ввиде регистра сдвига дл  последовательного принципа работы либо в виде матричного сдвигател  дл  параллельного принципа работы. Коммутаторы 9 и 11 могут быть выполнены (фиг.2) либо в,виде двух элементов И 2б, 27, либо в виде двух групп элементов И 2б, 27 дл  параллел ного принципа работы. Перва  группа входов 28 соединена с входом группы элементов И 26. Втора  группа входов 29 соединена с входом группы элементов И 27. На управл ющие входы групп элементов И 26, 27 подсоединены первый 30 и второй 31 управл ющие входы. Выходы групп элементов И 26, 27 соеди нены с выходом 32 коммутатора 9 или 1 Коммутаторы 10 и 12 могут быть выполнены аналогично. Коммутаторы 13,14 могут быть вы полнены (фиг.З) либо в виде двух элементов И 33 и 34, либо в виде двух групп элементов М 33 и 3 дл  параллельного принципа работы. Вход 35 коммутатора 13 или It соединен с, входами элементов И 33, З, на управл ющие входы которых подсоединены первый Зб ивторой 37 управл ющие входы ком-. мутатора, а выходы элементов И 33, З  вл ютс  выходами 38, 39 коммутатора. Блок 15 сравнени  представл ет |собой обычную схему сравнени  цифровых кодов с регистров 3, t. Блок 16 управлени  представл ет doбой (фиг.) управл ющий автомат и может содержать, например,-управл емый генератор 0 тактовых импульсов, работающий в стартстопном режиме, счет- чик 41, логический блок, представл ющий собой дешифратор-шифратор k2, триггеры , элементы И (причем один вход элементов И 51 и 53  вл етс  инверсным, т.е. работает на запрет при аналичии сигнала ), элементы ИЛИ 56-58 и элемент 59 задержки. На вход 60 запуска с входа 21 запуска устройства подаетс  стартовый импульс, На вход сигнала 61 сравнени  с выхода блока 15 сравнени  подаетс  сигнал сравнени . С первого выхода 62 выдаетс  последовательность тактовых импуль сов дл  продвижени  информации из .регистров 3 и 5 в .сумматоры 1 и 2 соответственно , С второго выхода 63 выдаютс  последовательности тактовых импульсов дл  продвижени  информации из регистров 4 и 6 в сумматоры-вычитатели 1и 2 соответственно, С третьего выхода 64 выдаетс  последовательность тактовых импульсов дл  сдвига, а затем продвижени  информации в блоках 7, 8 сдвига. С четвертого выхода б5 выдаетс  управл ющий сигнал на коммутаторы 9, 11, 13 и 14. С п того выхода 66 выдаетс  импульс на коммутаторы 10 и 12, С щестого выхода 67 выдаетс  управл ющий сигнал на коммутаторы 9, 11, 13 и 14. С седьмого выхода 68 выдаетс  импульс на коммутаторы 10 и 12. Работа блока управлени  по сн етс  приведенными на фиг.5 временными диаграммами, где СИ - стартовый импульс; ТИ - тактовые импульсы на выходе генератора 40 (и на выходе 64); ИС - тактовые импульсы дл  сдвига на выходе элемента И 47: ИП тактовые импульсы продвижени  на выхо.ч. де элемента И 48 (. причем число импульсов показано условно ; ИМИ импульс начала итерации; ИКН - импульс конца 91032i 55 итерации; ИКВ - импульс конца вычислени  (последние три импульса подаютс  с выходов дешифратора-шифратора 2); q ; - значение сигнала сравнени ; 4 - запомненный сигнал срав- s нени  е триггере 4; б5 - управл ющие сигналы с выхода 65; 66 - управл ющие импульсы с выхода 66; 67 - управл ют щие сигналы с выхода 67; 68 - управл ющие импульсы с выхода 68. О Приведенные структурна  схема блока 16 управлени  и временные диаграммы его работы соответствуют параллель но-последовательной структуре вычислени  в устройстве, при которЫ каж- 15 дый из коммутаторов 9) 11, 13 и 1 состо т из двух элементов И, а коммутаторы 10 и 12 состо т из двух групп элементов И. Вычислени  функций в предлагаемом 20 Ри устройстве выполн ютс  в итераиионном .Цие При других начальных услови х воз можно вычисление и других функций. Соотношение XJ реализуетс  в сумматоре 1, регистре 3 и блоке 7 сдвиг Соотношение Zj реализуетс  в сумматоре 2, регистре.5 и блоке 8 сдвига. Соотношение Uj рбй изуетс  в сумматоре 2, регистре 6 и блоке 8 сдвига. Значение q определ етс  и блоке 15 сравнени . Вычисление указанных функций осуществл етс  следующим образом. Первоначально в регистры ввод тс  начальные значени  Х, .Y, Z и и о соотзетственно. На вход 21 загде В з усл л т 2-(/+) Xj + q/X. ,. , „J . -l-,J,-(j4ij j-H q-jY32 при при Yj Y.| z. ,-,2-/ 1 - пор дковый номер итерации ; число разр дов аргументов; , 1пр мой код сигнала ;у сравнени  кодов Х и У.qj- его инверси . ти от заданных начальных Z о и УО могут вычисо ичные функции, которые /табл., причем коэффипуска подаетс  стартовый импульс, по которому запускаетс  генератор «О тактовых импульсов в блоке 1б управлений и определ етс  значение q дл первой итерации. С четвертого - седь-мого выходов блока 16 управлени  выдаютс  управл ющие сигналы и импульсы (расположение во времени которых определено значением цифры q ), которые определ ют передачу а сдвигающие блоки 7 8 и в сумматоры 1, 2 значений X или Yj и Zj или Uv. Затем с третьего выхода блока 16 управлени  выдаетс  сери  (последовательность) TaKtoEibix импульсов дл  сдвиг.а значе111032 5512

ни  X или YJ (в зависимости от значе-одном из регистров 3, или k и S, или

ни  Ц;) и Z.-или Uj в блокзх 7 и 86 записано новое значение, а. в другом

сдвига доотвЁтственно. После окон- находитс  предыдущее значение. По почани  сдвига с первого или второгоследнему тактовому импульсу продвивыходое (при с первого, а при 5жени  производитс  сравнение значеq ; 0 с второго) и третьего выходовний Xj и Y. Затем производитс  вы1блока управлени  выдаютс  серии (по-полнение следующей итерации и т.д.

следовательности) тактовых импульсовПосле выполнени  п итераций генерадл  продвижени г.содержаний регистровтор тактовых импульсов в блоке 1б уп3 или k и блока 7 сдвига и регистров 0равлени  выключаетс , а в регистрах

5 или 6 и блока 8 сдвига в сумматоры3 6 содержатс  значени  функций

1 и 2 соответственно. Результаты сум-Х. Ур, U, соответственно. мировани  с выходов сумматоров 1 и 2 ,

через коммутаторы 13 и 14 соответст- 8 тб6л,2 приведен числовой пример

венно записываютс  младшими разр дами 15вы1;ислени  функций, Uo U/VY вперед в освобождающиес  при продвижении старшие разр ды регистров 3, или / и 5, или 6 соответственно, и. продвигаютс  к началу этих регистров. , . .

ТаКИМ йбразом, к концу итерации в 20 ,52; ,9t и ,33.

1 JA:ZilliJItLl i L.Z:L.

-0,

10,622872 0,521,4l

о , 1092872

00,622872 0,65l,4l

-0,0207128

10, 0,651,58625

0, 00, 0,6906251,58625

0,0173231

00, 0,71220701,58625

-0,00 35893

10,7190097 0,71220701,611035

0,00680275 0 0,7190097 0,71777111,611035

0,00123864 00,7190097 0,72057 91,611035

-0,00156515 ,7204140 0,72057591,6l4l8l

-0,0001608/4 10,7211176 0,72057491,615757

0,00054268 00,7211176 0,72092671,615757

0,0001220703 00,7211176 0,72110271,615757

0 - 0,7211102.0,7211102 1,615741 Ошибка 0,0001220703 - 0,0000074 -0,0000085 0,000016

В табл.3 приведен числовой пример , вычислени  функции 2,2 У дл  значедл  значений .

Таблица 2

0,4125

0,4125

0,43.82812

0,519775

0,459775

0,4555086

0,4572379 0,4572879

0.4572879 0,4575112

0,4576229

0,457676 -0,00000476

-ний Хо ,383649; .Y.,44; ,1 и ,76. В табл.4 приведен числовой npMMeg ; вь(числени  функций Z fY/X и U,f, W/Y , 5

Таблица 3

Т а б л и ц а дл  значений,х.,,6 ; ,81; . ..647707 Моделирование проводилось на ЦВМ общего назначени  дл  12-разр дной .сетки предлагаемого устройства (при числе итерации равном ). Погрешность вычислени  указанных функций в предлагаемом устройстве пр n+m разр дной сетке регистров и блока сдвига, где )og, число дополнительных защитных разр дов дл  компенсации погрешности от усечени  чисел при их сдвиге за пределы п раз р дов, меньше единицы п-го последнего младшего разр да при выполнении п итераций, что подтверждаетс  результатами моделировани . Быстродействие предлагаемого устройства дл  последовательного принци па рабсугы (одноразр дный сумматор и последовательный регистр сдвига) рав но в тактах . ™ . «l-iiii

Продолжение табл. А так как в каждой итерации выполн етс  только одно сложение, а второе пропускаетс . Быстродействие устройства дл  параллельного принципа работы (параллельный сумматор и матричный сдаигатель ) равно в тактах Т 2п. Предлагаемое устройство обеспечивает расширение класса решаемых задач путем одновременного вычислени  четырех функций, причем, измен   начальные значени , можно получить, шесть вариантов вычислени  указанных четырех функций, т.е. вычисл ть 18 функциональных зависимостей. Кроме того, вычисление одноаременно четырех функций выполн етс  за врем  вычислени  одной из этих функций. Изобретение обладает минимальными аппаратурными затратами, высоким быстродействием при широких функциональных, возможност х .

(О

5{

952 .

3S

s/

36

r

Л

27

25

28

Pui.i

37

3139

38

Фиг.З

ц 4

Claims (2)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее два сумматора, четыре регистра, два блока сдвига, блок сравнения, блок управления и два коммутатора, причем выход первого регистра соединен с первым информационным входом первого коммутатора, выход которого соединен с первым входом первого сумматора, второй вход которого соединен с выходом первого блока сдвига, информационный вход которого соединен с выходом второго коммутатора, первый информационный вход которого соединен с выходом второго регистра, первый вход второго сумматора соединен с выходом.второго блока сдвига, управляющие входы первого и третьего регистров соединены с первым выходом блока управления, второй выход которого соединен с управляющими входами второго и четвертого регистров, выход блока сравнения соединен с входом сигнала сравнения блока управления, третий выход которого соединен с управляющими входами блоков сдвига, четвертый выход блока .управления соединен с первым управляющим входом первого коммутатора, пятый выход блока управления соеди нен с первым управляющим входом второго коммутатора, от л и чающееся тем, что, с целью расширения класса решаемых задач за счет возможности дополнительного вычисления функций ζίν, u/Vy, него введены с третьего по шестой коммутаторы, причем выход третьего регистра соединен с первыми информационными входами третьего и четвертого коммутаторов, вторые информа ционнее входы которых соединены с выходом четвертого регистра, выход третьего коммутатора соединен с вторым _Λ входом второго сумматора, выход чет-' 4S вертого-коммутатора соединен с информационным входом второго блока сдвига выходы первого и второго сумматоров соединены с информационными входами соответственно пятого и шестого комSU 1032455 мутаторов, первые управляющие входы которых соединены с четвертым выходом .блока управления и первым управляющим 'входом третьего коммутатора,второй управляющий вход которогосоединен сшестым выходом блока управления ивторыми управляющими входами первого, пятого и шестого коммутаторов, первые выходы которых соединены с информационными входами соответственно, первого и третьего регистров, информационные входы •второго и четвертого регистров соединены с вторыми выходами соответственно пятого и шестого коммутаторов, выход первого регистра соединен с первым входом блока сравнения и вторым информационным входом второго коммутатора, выход второго регистра соединен с вторым входом блока сравнения \

и вторым информационным входом перво- . го коммутатора, первый управляющий вход четвертого коммутатора соединен с пятым выходом блока управления, седьмой, выход которого соединен, с вто- рыми управляющими входами второго и четвертого коммутаторов, установочные- входы с первого по четвертый регистров соединены соответственно с первого по четвертый входами задания начальных условий устройства, вход запуска блока управления соединен с входом запуска устройства.

2. Устройство по п.1, о т л и чающееся тем, что блок управления содержит генератор импульсов, счетчик, дешифратор-шифратор, четыре триггера, девять элементов И, три, элемента ИЛИ и элемент задержки, вход которого соединен с входом запуска блока управления и первыми входами первого и второго элементов ИЛИ, выход элемента задержки соединен с входом запуска генератора импульсов, вход останова которого соединен с пер вым выходом дешифратора-шифратора и входом сброса счетчика, информационный вход которого соединен с выходом генератора импульсов и первыми входами первого и второго элементов И, выход счетчика -соединен с входом дешифратора-шифратора, второй выход которого соединен с вторым входом второго элемента ИЛИ, выход которого соединен с первыми входами с первого по третий триггеров и с третьего по пятый элементов И, третий выход дешифраторашифратора соединен с первыми входами /шестого и седьмого элементов И и вто-рыми входами первых элементов ИЛИ и триггера, выходы которых соединены соответственно с первым входом четвертого триггера и вторыми входами первого и второго элементов И, выход второго элемента И соединен с первыми входами третьего элемента ИЛИ, восьмого и девятого элементов И, вход сигнала сравнения блока управления соединен с вторым входом третьего элемента И, выход которого соединен с вторым входом четвертого триггера, выход которого подключен к вторым входам с четвер- , того по седьмой элементов И, выходы шестого и седьмого элементов И соединены с вторыми входами соответственно второго и третьего триггеров, выходы которых соединены с вторыми входами соответственно восьмого и девятого элементов И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, выходы восьмого, девятого элементов И, третьего элемента ИЛИ, второго триггера, четвертого элемента И, третьего триггера и пятого элемента И соединены соответственно с первого по седьмой выходами блока .управления.