SU926666A2 - Цифровой функциональный преобразователь - Google Patents

Description

I

Изобретение относитс  к цифровой вычислительной технике, может найти применение дл  аппаратной реализации вьршслений функций .

По основному авт. ев, № 744590 известен цифровой функциональный преобразователь, . содержащий четыре сумматора-вьгштател , два регистра, блок анализа и блок управлени . Выход блока анализа соединен с первыми управл ющими входами сумматоров-вычитателей и входом блока управлени , первый выход блока управлени  соединен с управл ющими входами первого и второго регистров, второй выход - с вторыми управл ющими входами сумматоров-вьгштателей, выход первого регистра соединен с первыми входами первого и второго сумматоров-вычитателей, выход второго регистра соединен с первыми входами третьего и четвертого сумматоров-вычитателей ,, выходы первого и третьего сумматороввычитателей соединены с первым и вторым входами блока анализа, первый вход преобразовател  соединен с входом первого регистра и вторыми входами первого и второго

сумматоров-вычитателей, второй вход преобразовател  соединен с входом второго регистра и вторыми входами третьего и четвертого сумматоров-выч тателей, выхсщы сумматороввычитателей  вл ютс  выходами преобразовател  1.

Этот преобразователь предназначен дл  вычислени  ф)тасщ{й 2ху )

Недостатком устройства  вл етс  ограниченный класс вычисл емых функций.

Цель изобретени  - расширение класса решаемых задач за счет дополнительного вычислени  функций вида

(x y lCx-y), ()(уф)а (:у2-ха)Дх4,).

Claims (3)

1. Поставленна  цель достигаетс  тем, что в преобразователь введены п тый, шестой и седьмой сумматоры-вычитатели, входы управлени  режимом которых соединены с первым выходом блока анализа, третий выход котоporo соединен с третьим входом блока управ лени , третий выход которого. соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока управлени , первые инф мационные входы сумматоров-вычитателей сое динены е выходом первого регистра, второй вход преобразовател  соединен с вторым информационным входом п того сумматора-вычитател , выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей, блок ана лиза содержит схему сравнени , два триггера шесть элементов И и элемент задержки, причем первый и второй входы блока анализа соединены с входами схемы сравнени , выхо ды которой соединены с первыми входами соответстве шо первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, входом элемента задержки и первым входом четвертого элемента И, второй и третий входы которого соединены .с выходами первого и второго триггеров, выход элемента задерж ки, соединен с первымц входами п того и шестого элемента И, вторые входы которых соединены соответственно с пр мым и инверсным выходами первого триггера, входы которого соединены соответственно с выходами первого и второго элементов И, выход третьего элемента И  вл етс  вторым выходом блока анализа, первым выходом которого  вл етс  пр мой выход первого триггера, выход четвертого элемента И  вл етс  третьим выходом блока анализа, входы второго триггера соединены с выходами п того и шестого элементов И. Кроме того, блок управлени  содержит генератор импульсов, два триггера, счетчик, дешифратор, п ть элементов И, три элемента ИЛИ и два элемента задержки, причем первый вход блока управлени  соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки, с первым входом второго элемента ИЛИ, выход которого соединен с первым входом первого триггера, пр мой и инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые вхоДы кото-, рых соединены с выходом генератора импульсов , входы пуска и останова которого соединены с выходом первого элемента задержки и вторым входом блока управлени  соответственно, второй вход первого триггера соединен с выходом дешифратора, третьим выходом блока управлени  и первыми входа .мн третьего и четвертого элементов И, вторые ВХОХ1Ы которых соединены с третьим входом блока управлени , первый выход которого  вл етс  выходом третьего элемента ИЛИ, первый вход которого соединен с выходом п того элемента И, первый вход которого соединен с пр мым выходом второго триггера, входы которого соединены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выход первого элемента И соединен с вторым входом третьего элемента ИЛИ, вторым выходом блока управлени  и входом счетчика, выход которого соеданен с входом дешифратора , выход второго элемента И соединен со вторым входом п того элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, выход первого триггера  вл етс  четвертым выходом блока управлени . На фиг. 1 представлена блок-схема устройства; на фиг. 2 - блок-схема блока анализа; на фиг. 3 - блок-схема блока управлени . Устройство содержит сумматоры-вычитатели 1-7, регистры 8 и 9, блок 10 анализа и блок 11 управлени , входы 12-14. Блок 10 анализа содержит схему 15 сравнени , триггеры 16 и 17, элементы И 18-23, элемент 24 задержки, входы 25-27 и выходы 28-30. Блок 11 управлени  содержит генератор 31 импульсов, триггеры 32 и 33, счетчик 34, дешифратор 35, элементы И 36-40, элементы И 41-43, элементы 44 и 45 задержки. Блок 10 анализа работает следующим образом . Первоначально триггеры 16-17 устанавливаютс  в нулевое состо ние. Это может осуществл тьс  либо подачей стартового импульса с входной шины 14, либо автоматически с использованием цепи самоустановлени  при включении питани . На первый и второй входы 25 и 26 схемы 15 сравнени  подаютс  коды Х| зависимости от их соотнощешш на одном из выходов схемы 15 сравнени  по в.п етс  сигнал. В момент по влени  тактового импульса конца итерации с входа 27 он проходит через один из элементов И 18-20, на другом входе которого присутствует сигнал с схемы 15 сравнени . При XJ yi импульс с выхода элемента И 18 устанавливает триггер 16 в единичное состо ние и +1. При К| и импульс с выхода элемента И 19 устанавливает триггер 16 в нулевое состо тше и U - -1. При Ч - У t с выхода элемента И 20 на втором выходе 29 блока 10 анализа по вл етс  сигнал, останавливающий работу блока 11 управлени , с третьего выхода 30 выдает(;  сигнал cif Jji который формируетс  в элементе И 23, который открьгоаетс  толвко при одинаковых состо ни х триггеров 16-17. Триггер 17 через элементы И 21-22 после задержки на врем  периода тактовых импульсов повтор ет состо ние триггера 16. При подаче следующего тактового импульса конца итерации производи с  сравнение из состо ний в элементе -И 23 и т. д. Блок 11 управлени  работает следующим образом. С приходом стартового импульса на вход 48 (вход 14) триггер 32 устанавливаетс  в единичное состо ние и элемент И 36 открьша етс . Через врем  задержки в. элементе 44 задержки (врем  задержки больше периода тактовых импульсов) генератор 31 тактовых импульсов включаетс  и на второй выход 50 поступает последовательность тактовых импульсов дл  суммировани  в сумматорахвычитател х 1-7, причем число этих импульсов подсчитываетс  в счетчике 34. При их равенстве определенному числу, например, п + m дл  последовательного принципа работы , депшфратор 35 выдает тактовый импульс конца итерации, который сбрасьтает три гер 32. В этом случае элемент И 36 закрьтаа етс , а элемент И 37 открываетс  и через « него проходит тактовый импульс, который через элемент 45 задержки снова устанавливает триггер 32 в единичное состо ние, при кото- ром элемент И 37 закрьгоаетс , а элемент И 36 открьгеаетс  и процесс повтор (етс . При наличии сигнала ty - Jivi (т.е. когда цифра cji. в следующей итерации, не мен етс , в том числе и в первой итерации) элемент И 40 закрыт (один из его входов  вл етс  инверсным), а элемент И 39 открыт Кроме того, первоначально триггер 33 устшов лен в нулевое состо ние стартовым импульсом через элемент ИЛИ 43. При этом элемент И 38 закрыт и тактовый имйульс сдвига с выхода элемента И 37 на первый выход 49 не проходит. В этом случае на первом выходе присутствует только последователыкк ь так товых импульсов дл  продвижени  инф м&ции с регистров 8-9 в сумматоры Bbnetaieли 1-7. При исчезновении сигнала oj гОи эле мент И 40 открываетс , триггер 33 устанавливаетс  в единичное состо ние, элемент И 38 открываетс  и через него проходит на вы ход 49 тактовый импульс сдвига. При по влении сигнала сь1 91+ триггер 33 сбрасываетс  по цепи из элемента И 39 и элемента ИЛИ 43. В этом случае элемент И 38 закрьгеаетс  и тактовый импульс сдвига иа выход 49 не поступает. При поступлении сигнала xj. У| на вход 47 генератор 31 тактовых, импульсов прекращает работу до следующего стартового импульса . Вычисление указанных функций в данном ЦФП основано на одновременном рещении системы рекуррентных разностных уравнений в итерационном процессе Х nj -Sj-Лг х+у ... Уо--У; y.-yrgj-y-i- ( .0 ,г..., п 2Q)t; --t -gj-x-r - -Zn-lf , uj Uj i-Уг Vo-y; p i D-gj-х.г-- «е.уг Wn- - TySo 0i .. где i - иомер итерации, i, - вес итерадии . .Рекуррентные соотношени  предложенного алгоритма обладают групповыми свойствами и вычисл ютс  одвовременно в одном цикле ( Xv в сумматоре-вычитателе 1, У1 в сумматоре лчнтателе 3, 211 в сумматоревычитателе 2, Uj в сумматоре-вычитате е 4, Ш в сумматоре-.вычитателе 5, в сумматоре-вь ктателе б, SV в сумматоре-вычитателе 7), причем каждое из соотношений vtOSKet вычисл тьс  либо параллельно за один такт, Ш1&1 последовательно за п + m тактов (где п - число разр дов операнда, TizJEflgj.n Г - число дополнительных защитных р&зр дОв дл  компенсации усечени  чисел при сдвиге). Логическое уравнение решаетс  в блоке 10 анализа. Величина ХСГ и У получаютс  соответственно в регистрах 8 и 9. Каждый цикл вычислени  состоит из числа итераций, равного или меньше п. Вычислени  в данном преобразователе осуществл ютс  следующим образом. Перед началом работы сумматоры-вьгчитатели 1-7 и регистры 8-9 устанавливаютс  в нулевое состо ние. Затем в регистр 8 и в сумматоры-вычитатели 1-2 заноситс  аргумент Д , а в регистр 9 и в сумматорывычитатели 3-5 заноситс  аргумент . По стартовому сигналу с входной шины 14 запускаетс  генератор тактовых импульсов в блоке. 11 управлени , с первого выхода которого на регистры 8-9 выдаетс  импульс сдвига, причем в первой итерации этот импульс не подаетс . Затем на регистры 8-9 и сумматоры-вычитатели подаютс  тактовые импульсы, которые продвигают содержание регистров 8-9 (и восстанавливают их содержание ) на соответствующие сумматоры-вычитатели , где производитс  сложение или вычитание предыдущих значений с содержани ми соответствуннцих регистров 8-9. Сложение (в сумматорах-вычитател х 1, 4, 7) или вычитание (в сумматорах вычитател х 2, 3, 5, 6 вьшолн етс  в зависимости от значени  оператора Ш , определ емого на предыдущей итерации (дл  первой итерации Чо + ) При Q.J г + в сумматорах-вычитател х 1,4,7 выполн етс  сложение, а в сумматорах вычитател х 2, 3, 5, 6 вьшолн етс  вычитание. При с : -1 режим работы сумматоров-вычитателей 1-7 мен етс  на обратный. Разрешение на очередной сдвиг на один разр д вправо от двоичной зап той (т.е. по вление импульса сдвига на выходе блока 11 правлени ) выдает блок 10 анализа, в которого кроме значени  дафры aj, определ етс  и момент ее изменени . Если очередна  хшфра gi равна предыдущей 0;..( , т.е. не изменилась, то сдвиг не производитс . При перемене знака значени  цифры с производитс  сдвиг содержаний в регистрах 8-9 на один разр д вправо. Во врем  сдвига элемент И, соедин ющий выход и вход регистра 8 или 9, закры и младшие разр ды сдвинутого значени  не передаютс  в старшие разр ды этих регистров В случае, когда содержани  сумматоров-вы читателей 1 и 3 равны, процесс вычислени  окончен и блок 10 анализа выдает в блок 11 управлени  сигнал останова вычислени , по которому управл емый генератор тактовых импульсов вьпслючаетс  до прихода следующего стартового импульса. Дл  подавл ющего большинства значе югй а гумента X и У процесс вычислени  оканчиваетс  на итерации, номер которой меньше п. При этом в сумматоре-вычитателе 1 и 3 :,. содержитс  значение функции хТу в су маторе-вычитателе 2 содержитс  значение фун ции ц , в сумматоре-вычи теле 4 содержитс  значение функции . сумматоре-вычитателе 5 содержитс  значение фун qjjjj в сумматоре-вычитателе Л8 u содержитс  значение функцни в с}гмматоре-вь1чит§теле 7 содержитс  значение функции . в случае необходимости первые три функции могут быть сн ты из cjnviMaTopoB-вычитателей 1-4 без коэффициента два путем структурного сдвига вправо от двоичной зан той их содержаний. Максимальное врем  вычислени  одновременно шести указанных функций в тактах Ттикё ап + г дл  случа  использовани  параллельных сумматоров-вычитателей и матричных сдвигателей. Дл  случа  использовани  одноразр дных сум маторов-вычитателей и регистров сдвига максимальное врем  вычислени  в тактах Т max sn f п m ) Экономический эффект от использовани  предлагаемого устройства обусловлен указанными выше его техническими преимуществами . Формула изобретени  1.Цифровой функциональный преобразователь по авт. св. СССР № 744590, отличающийс  тем, что, с целью расширени  класса решаемых за счет дополнительного вь1числени  функций (х 4-y)V( ), (- ) U ()0/( X « yj в него введены п тый, шестой и седьмой сумматоры-вычитатели, входы управлени  режимом которых соединены с первым выходом блока анализа, третий выход которого соединен с третьим входом блока управлени , третий выход которого соединен с третьим входом блока анализа, тактовые входы сумматоров-вычитателей соединены с вторым выходом блока )шравлени , первые информационные входы сумматоров-вычитателей соединены с выходом первого регистра, второй вход преобразовател  соединен с вторым информационным входом п того сумматора-вьиитател , выход второго регистра соединен с вторыми информационными входами шестого и седьмого сумматоров-вычитателей.
2. 2.Преобразователь по п. 1, о т л и ч аю щ и и с   тем,что блок анализа содержит схему сравнени , два триггера, шесть элементов И и элемент задержки, причем первый и второй входы блока анализа соединены с входами схемы сравнени , выходы которой соединены с первыми входами соответственно первого, второго и третьего элементов И, вторые входы которых соединены с третьим входом блока анализа, входом элемента задержки и первым входом четвер-, того элел«еита И, второй и третий входы которого соединены с выходами первого и второго триггеров, выход элемента задержки соеданен с первыми входами, п того и шестого элементов И, вторые входы которых соеданены соответственно с пр мым и инверсным

   992

   выходами первого триггера, входы которого соединены соответственно с выходалш первого и второго элементов И, выход третьего элемента И  вл етс  вторым выходом блока анализа, первым выходом которого  вл етс  пр мой выход первого триггера, выход четвертого элемента И  вл етс  третьим выходом блока анализа, входы второго триггера соединены с выходами п того к шестого элементов И.
3. 3. Преобразователь по п. 1, о т л и ч аю щ и и с   тем, что блок управлени  содержит генератор импульсов, два триггера, счетчик, дешифратор, п ть элементов И; три элемента ИЛИ и два элемента задержки, причем первый вход блока управлени  соединен с первым входом первого элемента ИЛИ, входом первого элемента задержки и. первым ВХОД9М второго элемента ИЛИ, выход которого соединен с первым входом первоготриггера , пр мой и инверсный выходы которого соединены с первыми входами первого и второго элементов И, вторые входы которых соединены с выходом генератора импульсов , входы пуска и останова которого соединены с выходом первого элемента задержку и вторым входЬм блока управлени  соответVO

   ственно, второй вход первого триггера соединен с выходом деишфратора, третьим выходом блока управлени  и первыми входами третьего   четвертого элементов И, вторые входы которых соединены с третьим входом блока управлени , первый выход которого  вл етс  выходом третьего элемента ИЛИ, первый вход которого соединен с выходом п того элемента И, первый вход которого соединен с пр мым выходом второго триггера, входы которого соединены с выходами четвертого элемента И и первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первого э/1емента И соединен с вторым входом третьего элемента ИЛИ, вторым выходом блока управлени  и входом счетчика, выход которого соединен с входом дешифратора, выход второго элемента И соединен, с вторым входом п того элемента И и через второй элемент задержки с вторым входом второго элемента ИЛИ, выход первсмо триггера  вл етс  четвертым выходом блетса управлени .

   Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 744590 1978.