SU840890A1 - Устройство дл сравнени чисел - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть применено в цифровах вычислительных машинах и устройствах дискретной автс иатики, работающих в избыточной системе счислени .

Известно устройство дл  сравнени  чисел, содержащее блок вычитани  сумматор, триггеры, элементы И, коммутаторы , сумматор по модулю два, узел управлени  l .

Недостатком этого устройства  вл етс  невозможность сравнени  чисел представленных избыточных кодом. .

Наиболее близким техническим решением к предлагаемому  вл етс  устройство дл  сравнени  чисел, содержащее блок вычитани , сумматор, два элемента И, сумматор по модулю два, триггеры, коммутаторы, узел управлени , в котором входы блока вычитани  соединены с шинами операндов, а его пр мой и инверсный выходы старшего разр да подключены ко входам первого и второго элементов И соответственно и к информационным входам первого триггера, выходы которого соединены с одним из входов первого и второго элементов И и с управл ющими входами первого коммутатора, информационные входы которого подключены к шинам операндов, а выходы к одним из входов сумматора, другие входы которого соединены с выходами второго коммутатора, информационные входы которого подключены к выходам блока вычитани , а управл ющие входы - к выходам первого и второго элементов И, один из входов которых

0 соединен с выходом второго триггера и со входом узла управлени , другие входы которого подключены к шинам управлени  и шинам та стовых сигналов , а выходы - ко входам блока вычитани , выходы второго и третьего разр дов которого соединены со входами сумматора по модулю два, управл ющий вход которого подключен к шине тактовых сигналов, а выход - ко входу второго триггера Гз.

0

Недостатком известного устройства,  вл етс  недостаточное быстродействие , так как каждый цикл сравнени  чисел содержит три такта работы устройства .

Цель изобретени  - увеличение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  сравнени 

0 чисел, содержащее триггеры, элементы

И, сумматор, коммутатор, блок вычитани , входы которого, соединены с входными шинами операндов, первый и второй выходы которого подключены к первому и второму входам коммутатора и к первым входам первого и второго элементов И соответственно, инверсные выходы первого и второго триггеров соединены со вторыми входами второго и первого элементов И соответственно , первый и второй выходы коммутатора подключены к первому и второму входам cyzvMaTopa, выходы которого соединены с выходными шинами большего и меньшего чисел введены третий элемент И и регистры сдвига, причем выходы -первого и второго элементов И соединены со счетными входами первого и второго триггеров соответственно , инверсные выходы которых подключены ко входам третьего элемента И, пр мые выходы первого и второго триггеров соединены с третьим и четвертым входами коммутатора, управл ющие входы которого подключены к управл ющим шинам, перва  и втора  шины первого операнда соединены со входами первого и второго регистров сдвига соответственно, выходы которых подключены к третьему и четвертому входам суд-матора..

На чертеже представлена функцио-; нальна  схемй предлагаемого устройства .

Устройство содержит блок 1 вычитани , сумматор 2, коммутатор 3, триггеры 4 и 5, элементы И 6, 7, 8, регистры 9 и 10 сдвига, шины 11 и 12 первого операнда, шины 13 и 14 второго операнда, управл ющие шины 15 и 16, выходные шикы 17 и 18 разнос ,ти, выходную шину 19 сигнала А В, выходную шину 20 сигнала А В, выходную шину 21 сигнала А В и выходные шины 22 и 23 большего или меньшего чисел.

Устройство работает следующим образом .

Код первого операнда А и код второго операнда В поступают поразр дно на шины 11-14 одновременно, т.е. в каждый такт работы устройства на шины поступают разр ды первого и .второго операндов с одинаковыми весами В исходном состо нии блок вычитани  .1, -сумматор 2, регистры 9 и 10 сдвига и зриггеры 4 и 5 установлены в нулевое состо ние. Если необходимо определить максимальное из чисел, то на управл ющую шину 15 поступает сигнал, который подаетс  на управл ющий вход коммутатора 3. Этот сигнал сохран ет свое значение до окончани  работы устройства. Если необходимо определить минимальное из чисел, то сигнал поступает на шину 16.

В каждом такте сравнеьзи  на шины 11 и 13 поступают положительные значени  очередных разр дов, начина 

со старшего п-го разр да, операндов А и В, а на шины 12 и 14 - отрицательные значени . Блок вычитани  1 производит вычисление разности А - В путем последовательного суммировани  в избыточной двоичной системе счислени  операнда 4 и вз того с обратным знаком операнда В. На выходах блока вычитани  образуетс  последовательный избыточный код разности А - В, положительные значени  которой подаютс  на выходную шину 17 устройства и на первый вход элемента И б, а отрицательные значени  подаютс  на выходную шину 18 устройства и на первый вход элемента И 7. Если операнд А болыае операнда В, то перва  значаща  единица разности с положительного выхода блока вычитани  1 проходит через элемент И б и перебрасывает триггер 4 в единичное состо ние . С выхода триггера 4 сигнал Л В поступает на выходную шину 19 устройства и на один из управл ющих входов коммутатора 3. Если, же операн А меньше операнда В, то перва  значаща  единица разности с отрицательного выхода блока 1 вычитани  проходит через элемент И 7 и перебрасывает в единичное состо ние триггера 5, с выхода которого сигнал А . Б поступает на выходную шику 21 устройства и на второй управл ющий вход коммутатора 3. Одновременно сигналы с инверсньзх выходов триггера 4 или 5 запирают- входы элементов И 7 и 6 соответств .енно. при равенстве оп.ерандов по окончании цикла сравнени  с выхода элемента И 8 снимаетс  сигнал А В, который подаетс  на выходную шину 20 устройства..

Claims (2)

1. При выделении максимального из сравниваемых чисел, присутствует сигнал на управл ющей шине 15 и отсутствует сигнал на управл ющей шине 16. При А В коммутатор 3 подает на первый положительный и на первый отрицательный входы сумматора 2 соответственно отрицательное и положителное значение разности А - В с выходов блока 1 вычитани . На вторые положительный и отрицательный входы сумматора 2 через регистры сдвига 9и 10 подаютс  соответственно положительное и отрицательное значени  первого операнда А с входных шин 11 и 12. Сумматор 2 производит сложение операнда А с разностью А - В в избыточной двоичной системе счислени  и Ёыдает на шины 22 и 23 последовательно разр д за разр дом, начина  со старшего разр да, значениебольшего операнда, т.е. значение второго операнда В. Регистры 9 и 10 сдвига служат дл  компенсации временной задержки блока 1 вычитани , т,е; согласовани  весов разр дов операнда А и разности А - В. При А В или А В коммутатор 3 не выдает значени  разности А - в в сумматор 3, на выходах которого получаем при этом значение большего из операндов А. При вьвделении меньшего из сравниааемых чисел присутствует сигнал на управл юцей шине 16 и коммутатор 3 выдает в сумматор 2 значени  разности А - В с выходов блока 1 вычитани  только при А.В. На выходах сумматора 2 при этом получаем последователь ный избыточный код меньшего из операндов . Таким образом ввод операндов А и ft вывод результатов сравнени  производитс  одновременно, последовательно разр д за разр дом, начина  со старшего. Сравнение каикдого разр да .сравниваемых операндов осуществл етс  за .один такт, т.е. быстродействие устройства повышено. Формула изобретени  Устройство дл  сравнени  чисел, ) содержащее триггеры, элементы И, сум матор, коммутатор, блок вычитани , входы которого соединены с входными шинами операндов , а первый и второй выходы которого подключены к первому и второму входам коммутатора и к первым входам первого и второго элементов И соответственно, инверсные выходы первого и второго триггеров соединены со вторыми входами второго и первого элементов И соответственно , первый и второй выходы коммутатора подключены к первому и второму входам сумматора, выходы i oторого соединены с выходными шинами большего и меньшего чисел, отличающеес  тем, что, с целью повышени  быстродействи , в него введены третий элемент Ий- регистры сдвига, причем- выходы первого и второго элементов И соединены со счетными входами первого, и второго триггеров соответственно, инверсные выходы которых подключены ко входам третьего элемента И, пр мые выходы первого и второго триггеров соединены с третьим и четвертым входами коммутатора , управл ющие входы которого подключены к управл ющим шинам,перва  и втора  шины первого операнда соединены со входами первого и второго регистров сдвига соответственно, выходы которых подк.шочены к третьему и четвертому входамсумматора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 446055, кл. G 06 F 7/04, 1973.
2. 2.Авторское свидетельство СССР № 602940, кл. G 06 F 7/04, 1978. (прототип).