SU911519A1 - Устройство дл вычислени элементарных функций - Google Patents

Description

(Б) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ

ФУНКЦИЙ

Устройство относитс  к вычислитеной технике и может найти применение при проектировании электронных клавишных вычислительных машин (ЭКВМ реализующих класс.элементарных функций . Известно устройство дл  вычислени  элементарных функций, содержащее три регистра данных, два суммато ра, блок синхронизации, блок модификатора , блок управлени , коммутаторы :И логические элементы И, ИЛИ р Недостаток этого устройства - его сложность. Наиболее близким к предлагаемому по техническому решению  вл етс  устройство дл  вычислени  элементарных функций, содержащее регистр данных , сумматор, два коммутатора,блок модификатора, блок управлени , блок синхронизации, включающий битовый, числовой и цифровой регистры, блок констант. Первый выход регистра данных соединен с первым информационным входом сумматора. Второй информационный вход сумматора соединен с выходом первого коммутатора, первый информационный вход которого соединен с выходом блока модификатора.Входы блока модификатора соединены с выходами разр дов регистра данных, первым выходом блока управлени  и выходами цифрового регистра блока синхронизации. Вход регистра данных соединен с выходом второго коммутатора , первый и второй информационные входы Которого соединены с внешним входом и выходом сумматора соответственно . Управл ющий вход второго коммутатора соединен со вторым выходом блока управлени . Вход блока констант соединен с первым выходом блока управлени , второй его вход с выходами цифрового регистра блока синхронизации, третий выход блока управлени  соединен с управл ющим 3 9 входом сумматора. Первый и второй входы блока управлени  соединены с выходами битового и числового регистров блока синхронизации соответственно . Устройство содержит также еще два регистра данных, блок модификатора и еще один коммутатор на входах сумматора . Числовой регистр, битовой ре гистр и цифровой регистр в блоке синхронизатора соединены последовательно . Кроме того, устройство содержит, промежуточные триггеры, выходы которых соединены со входами соответствуощих регистров, а входы через Коммутаторы - с выходом сумматора 2}. Недостатком известного устройства  вл етс  сложность его структуры. Оно содержит, например, такие сложные узлы, как три регистра данны два блока модификатора и два коммутатора на входах сумматора. Кроме того, дл  хранени  результатов суммировани  битов информации между сдвигами устройство содержит промежуточные триггеры. Схема самого сум матора (особенно при интегральном ис полнении) также  вл етс  усложненной вследствие требовани  высокого быст действи , предъ вл емого к нему. Это объ сн етс  тем, что за врем  сдвига одного бита информации сумматор дол жен успеть обработать информацию,со держащуюс  в трех регистрах, т.е. его быстродействие должно в три раза превышать быстродействие регистров. Другим недостатком известного устройства -  вл етс  низка  точность вычислени  элементарных функций , так как процесс псевдоумножени  выполн етс , начина  со старших разр дов, что приводит к знауительному накоплению ошибок округлени . Така  организаци  процесса псевдоумножени  объ сн етс  тем, что стру тура данного устройства позвол ет выполнить его лишь параллельно с процессом псевдоделени  и начина  с старших разр дов, как это и требует с  дл  псевдоделени . Цель изобретени  - упрощение уст ройства и повышение точности вычисл ни  элементарных функций. Поставленна  цель достигаетс  те что устройство дл  вычислени  элементарных функций, содержащее блок синхронизации, включающий битовый. 4 числовой и цифровой регистры, а также регистр данных, блок констант, блок модификатора, сумматор, два коммутатора и блок управлени , выход последнего разр да регистра данных подключен к первому информационному входу сумматора, второй информационный вход которого подключен к выходу первого коммутатора, первый информационный вход которого подключен к выходу блока модификатора, информационные входы которого подключены к выходам разр дов регистра данных соответственно , вход первого разр да которого подключен к выходу второго коммутатора, первый информационный вход которого подключен к выходу сумматора , второй информационный вход подключен к информационной шине устройства , шины первого .выхода блока управлени  подключены к шинам первых упр авл ющих входов блока модификатора и констант, шина вторых управл ющих входов которых подключены к выходным шинам цифрового регистра блока синхронизации , выход блока констант подключен к третьему информационному входу второго коммутатора, управл ющий вход которого подключен ко второму выходу блока управлени , третий выход которого подключен к управл ющему входу сумматора, а первый и второй входы подключены к выходам битового и числового регистров блока синхронизации соответственно,оно также содержит схему сравнени  и сдвиговый регистр, причем выход предпоследнего разр да регистра данных подключен ко второму информационному входу первого коммутатора, третий информационный вход которого подключен к.выходу сдвигового регистра , вход .которого подключен к первому информационному входу первого коммутатора, первый,второй, третий и четвертый управл ющие входы которрго подключены к четвертому, п тому, шестому и седьмому выходам блока управлени  соответственно, выход сумматора подключен к первому входу схемы сравнени , второй вход которой подключен ко второму входу блока управлени , третий вход которого подключен к выходу схемы сравнени . Кроме того, устройство содержит блок управлени , содержащий триггеры, первую группу элементов ИЛИ,вторую группу элементов ИЛИ, элементы И, элементы НЕ, счетчик и регистр, два входа которого подключены к первому и второму входам блока и к первым входам первого и второго элементов И соответственно, вторые входы которых подключены к единичному и нулевому выходам первого триггера соответственно, вход которого подключен к выходу первого элемента ИЛИ первой группы, выход первого элемента И подключен к входу второго триггера, единичный и нулевой выходы которого подключены к первым входам ВТОРОГО элемента ИЛИ первой группы и первого элемента ИЛИ второй группы соответственно, выход второго элемента И подключен к первому входу третьего элемента ИЛИ первой группы, выход которого подключен к входу третьего триггера, нулевой и единичный , выходы которого подключены к пер вым входам второго элемента ИЛИ второй группы и четвертого элемента ИЛИ первой группы соответственно, второй вход которого подключен к выходу третьего элемента И, а выход подклю;чен к входу четвертого триггера,нулевой выход которого подключен к первым входам третьего и четвертого элементов И, вход которого подключен к выходу первого элемента НЕ, вход которого подключен ко второму входу третьего элемента И и к третьему вхо ду блока, единичный выход четвертого триггера подключен к первым входам п того и шестого элементов И, вторые входы которых подключены к первому и второму входам блока соответственно , выход п того элемента И подключе к первь..м входам третьего и четвертого элементов ИЛИ второй группы, выход шестого элемента И подключен к перво му входу п того элемента ИЛИ второй группы, выход четвертого элемента И подключен к входу п того триггера, нулевой выход которого подключен к первым входам седьмого и восьмого элементов И, второй вход которого подключен к выходу второго элемента НЕ, вход которого подключен ко второму входу седьмого элемента И и к первому управл ющему выходу счетчика , выход восьмого элемента И подключен ко второму входутретьего эле-55

Claims (2)

1.Авторское свидетельство СССР N 560229, кл. G Об F 7/33, 1977.

2.Herman Schmid., Decimal Caupufition New Jork 197, c. 32-«6, (прототип).

Фг.г