SU801254A1

SU801254A1 - Делитель частоты с переменнымКОэффициЕНТОМ дЕлЕНи

Info

Publication number: SU801254A1
Application number: SU792715799A
Authority: SU
Inventors: Алексей Александрович Борисевич; Анатолий Андреевич Кулик; Борис Иванович Макаренко; Валерий Николаевич Маслий
Original assignee: Харьковское Высшее Военное Командноеучилище Им. Маршала Советскогосоюза H.И.Крылова
Priority date: 1979-01-10
Filing date: 1979-01-10
Publication date: 1981-01-30

Description

Изобретение относитс к .ргщиоIтехнике и может быть использовано цифровых синтезаторах частоты приемно-передающей аппаратуры, э устройствах дискретной автоматики и вычислительной техники.

Известен делитель с переменншл коэффициентом делени , содержащий несколько счетчиков с переменньм коэффициентов делени и элементами совпадени на входе, триггегжа коммутсщии , логические элементьа И, ИЛИ и НЕ tl.

Однако известное устройство имеет сложный процесс установки требуемого коэффициента делени или задержку выходного сигнала, завис щую от коэффициента делени .

Известен также делитель частоты с переменным коэффициентом делени , содержащий счетчик с посто нным коэффициентом пересчета, первый счетчик с переменным коэффициентом пересчета с первой схемой установки, входы которых через элементы совпадени св заны с источником входного сигнала и с выходами триггера коммутации , а также триггер управлени , инвертор , логические элементы И и ИЛИ, второй счетчик с переменным коэффициентом пересчета и со второй схемой установки C2J.

В известном делителе многоэлементна суммарна задержка выходного сиг. нала зат гивает врем переключени триггера коммутации в конце каждого цикла делени , в св зи с чем неполностью используетс быстродействие счетчиков и в результате чего извест0 ный делитель с переменным коэффициентом делени имеет пониженное быстродействие .

Цель изобретени - повышение быстродействи .

5

Поставленна цель достигаетс тем, что в делитель частоты с переменным коэффициентом делени , содержащий счетчики с посто нным и переменным коэффициентом счета, триггер коммута0 ции, запоминающий триггер, инвертор, элементы ИЛИ и И, первые входы двух первых из которых подключены к входной шине, вторые входы - к вЕлходам запоминающего триггера, а первый вход

5 третьего элемента И соединен с единичным выходом триггера коммутации, введены арифметические устройства, дополнительный запоминающий триггер, дополнительные элементы ИЛИ и И и

0 дополнительный инвертор, причем выход

первого арифметического устройства подключен к третьим входам двух первых элементов И, к первому входу четвертого элемента И, к первому входу первого дополнительного элемента И и через инвертор к первому входу рторого дополнительного элемента И, выход второго арифметического устройства подключен к четвертым входам двух первых элементов И, к первому входу п того элемента И, ко второму входу второго дополнительного элемен. та И и через инвертор ко второму входу первого дополнительного элемента И третьи входы дополнительных элементов И и второй вход третьего элемента И подключены к входной шине, выход первого элемента И и первого дополнительнрго элемента И через элемент ИЛИ подключены ко входу первого счетчика с переменньа коэффициентом счета , выход которого соединен с нулевым входом запоминающего триггера и с единичньви входом дополнительного запоминающего триггера, выходы второго элемента И и второго дополнительного элемента И через последовательно соединенные дополнительный элемент ИЛИ и счетчик с посто нным коэффициентом счета подключены ко входу второго счетчика с переменным коэффициентом делени , выход которого подключен к единичному входу запоминающего триггера и к единичному входу триггера коммутации, нулевой вход которого подключен к выходу п того элемента И, при этом нулевой вход дополнительного запоминающего триггера соединен с выходом четвертого элемента И, а единичный выход - с третьим входом третьего элемента И, выход которого подключен ко вторьм входам четвертого и п того элементов И.

На чертеже представлен делитель частоты с переменным коэффициентом делени , структурна электрическа схема.

Устройство содержит счетчик 1 с посто нным коэффициентом счета с логическим элементом 2 ИЛИ на входе, первый счетчик 3 с переменным коэффициентом счета с логическим элементом 4 ИЛИ на входе, второй счетчик 5 с переменным коэффициентом счета, выход которого подключен к единичному входу триггера б коммутации , первый 7 и вторюй 8 запоминак&1ие триггера, нулевые входы которых подключены соответственно к элементам 9 и 10 И, первое арифметическое устройство 11, информационные входы которого подключены к шинам 12 сигналов двойного кода коэффициентов делени единицы, второе арифметическое устройство 13, информационные входы которого подключены к шинам 14 сигналов двоичного кода коэффициентов делени дес тки, элементы 15-19 И, каждый второй вход

которых подключен к шине 20 источника входного сигнала, шину 21 выходного сигнала, инверторы 22 и 23. Выход счетчика 1 подключен непосредственно к входу счетчика 5, выход которого подключен к единичным входам триггеров 6 и 8. Единичный выход триггера 8 подключен к первому входу элемента 17 И. Выход счетчика 3 подключен к нулевому входу триггера 6 и к. единичному входу триггера 7, единичный выход которого подключен к третьему входу элемента 17 И, выход которого подключен к шине 21 и к первым входам элементов 9 и 10 И. Второ вход элемента И 9 подключен к выходу первого арифметического устройства 1 и к каждому третьему входу элементов 15, 1би19Иик входу инвертора 23, выход которого подключен к первому входу элемента 18 И, выход последнего подключен к первому входу элемента 2 ИЛИ. Второй вход элемента 10 И подключен ко второму арифметческому устройству 13, к третьему вхду элемента 18 И, к первому входу элемента 19 И, к третьему входу элемента 15 И и ко входу инвертора 22, выход которого подключен ко второму входу элемента 16 И, выход последнего подключен ко второму входу элемента ИЛИ 4. Единичный выход триггера б подключен к четвертому входу элемента 19 И, выход которого подключен ко второму входу элемента 2 ИЛИ. Нулевой выход триггера 6 подключен к первому входу элемента 15 И выход которого подключен к первому входу элемента 4 ИЛИ.

Устройство работает следующим образом .

Счетчик 1 имеет посто нный коэффициент счета NH 10. Счетчики 3 и имеют переменные коэффициенты счета соответственно Nj 1-10 и Nj 1-10, которые устанавливаютс с помощью сигналов двоичного кода на соответствук цих шинах 14 и 12. Оба счетчика с переменным коэффициентом счета работают в режиме автономного сброса и перезаписи, установленного на шинах 14 и 12, а следовательно, и на информационных входах. Общий коэффициент делени делител определ етс из выражени

N - N NJ+ N3 lONj +N3 N jc+NtA

где NAIC- tONs; NEA NJ .

Claims

1.Авторское свидетельство,СССР № 354578, кл. Н 03 К 23/00, 1972.

2.Авторское свидетельство СССР № 421132, кл. Н 03 К 23/00, 1974.