SU771877A1 - Делитель частоты следовани импульсов с дробным коэффициентом делени - Google Patents

Description

* Изобретение относится к импульсной технике и может использоваться в аппаратуре времени и эталонных частот, в синтезаторах частот радиоприемных и радиопередающих устройств. 5

Известно устройство, содержащее делитель с целочисленным коэффициентом и блок статистических испытаний (1^ Недостатком данного устройства является его сложность и вследствие 10 этого низкая надежность.

Известно также устройство для деления частоты следования импульсов с дробным коэффициентом деления, содержащее делитель частоты с переменным 15 коэффициентом деления, установочные входы которого подключены к шине ввода кода целой части коэффициента деления, а выход — к входу считывания элемента сравнения кодов, первый вы- 20 ход которого подключен к входу считывания первого сумматора и к входу установки нуля второго сумматора, второй выход — к входу установки нуля первого сумматора, к входу считывания второго сумматора и к входу делителя частоты с переменным коэффициентом деления, счетный вход которого соединен с входной шиной, при этом выход первого сумматора подклю чен к первому входу делителя сравнения кодов и к первому информационному входу второго сумматора, а вторые информационные входы первого и второго сумматоров подключены к шинам ввода соответственно кода числителя дробного коэффициента деления и кода разности знаменателя и числителя дробного коэффициента деления, выход делителя частоты с целочисленным коэффициентом деления подключен к входу блока квантованной задержки, вход включения которого соединен с его выходом, а первый и второй установочные входы соединены соответствен но с выходами первого и второго сумматоров [2Д .

Недостатком описанного устройства является его относительно низкая надежность, вызванная его сложностью. Так, например, если коэффициент деления устанавливается с шагом 0,001 ( J6 = 1000) , то сумматоры должны быть 12 разрядными (для хранения чисел в 2ί пределах от -1500 до +1500), элемент сравнения кодов и сумматор блока квантованной задержки должны быть 11 разрядными . Кроме того,дробная часть коэффициента деления выражается обычно де30 сятичной дробью и ее необходимо преоб3 разовать в двоичный код,что также усложняет устройство. Сложность каждого указанного элемента с уменьшением шага перестройки коэффициента деления возрастает. Так, при уменьшении шага в 10 раз количество разрядов каждого сумматора и элемента сравнения возрастает! на четырё единицы. Дополнительно возрастает сложность схеьш преобразования дробной части коэффициента деления в двоичный код.

Целью изобретения является повышение надежности делителя частоты.

С этой целью в устройстве», содержащее делитель частоты с целочисленным коэффициентом деления, установочные входы которого подключены к шине кода целой части, блок квантованной задержки, информационный вход которого соединен с выходом делителя частоты с целочисленным коэффициентом деления, сумматор, выход которого соединен с установочньал входом блока квантованной задержки) и блок совпадения, первая группа выходов которого соединена с управляющим входом делителя частоты с целочисленным коэффициентом деления, введены запоминающий блок и датчик микрокоманд, вход которого соединен с выходом блока квантованной задержки, первая группа выходов — с первой группой входов запоминающего блока, вторая Группа входов которого подключена к второй группе выходов блока совпадения, а вторая группа выходов — с первой группой входов блока совпадения, второй вход при этом блока совпадения подключен к шине кода числителя дробной части, третий вход - к выходу знакового разряда сумматора, вход которого соединен с выходом запоминающего устройства.

На чертеже изображена структурная электрическая схема устройства.

Оно содержит делитель частоты 1 с целочисленным коэффициентом, сумматор 2, блок 3 совпадения, блок 4 кван тованной задержки, запоминающий блок 5, датчик 6 микрокоманд, шину 7 кода целой части, шину 8 кода числителя дробной части.

Для реализации дробного коэффициента К - А +<Χ/β, где А — целая часть коэффициента; οι — числитель дробной части; JJ> — знаменатель дробной части, устройство работает циклами. В каждом из циклов за время поступления на вход устройства А»/Ь + сХ импульсов на выходе выдается импульсов. При этом ~аС выходных импульсов формируется при коэффициенте деления, равном А ио( импульсов — при коэффициенте деления, равном А + 1. При срабатывании с коэффициентами А и А + 1 мгновенная частота выходных импульсов делителя оказывается соответственно больше и меньше идеальной, т. е.

А А41

Отсюда получают соответствующее увеличение и уменьшение реальной выходной последовательности делителя частоты 1 по сравнению с периодом идеальной (гипотетической) выходной последовательности ρν W <₽>-<*>%,«) где ¢(,-1/параметр, имеющий размерность времени (квант временной задержки). Как видно из выражений (1) и (2), изменение периода всегда выражается целым числом квантов. Далее интервалы времени выражают в количестве квантов. Значение кванта при необходимости может быть кратно (или равно) единице времени. Например, при = 10*, = 1 МГц из выражения (3) находят, что *t_o = 1 нс.

Блок 4 реализует задержку, задаваемую в количестве квантов. Кроме того , все вычисления, выполняемые сумматором 2, также производятся в количестве квантов. Из выражений (1) и (2) находят, что при одном срабатывании делителя частоты 1 с коэффициентом А или А + 1 происходит соответственно опережение реального импульса относительно идеального на d квантов или отставание? на Jb - с* квантов.

При чередовании срабатываний делителя частоты с коэффициентами А и А + + 1 сдвиг после каждого срабатывания

ДТ'=<Х ч.-(£, {квантов^ (4) где I , j — количество срабатываний соответственно с коэффициентами А и А +1, подсчитанное от начала цикла. При этом в пределах каждого цикла 'макс ^я ! -*макс ” &

Так как период входных импульсов соответствуетJJ> квантам (Т_Ьх/% - ft>) , то при выборе очередного коэффициента деления проверяется, при каком из них з начение д Т' в формуле (4) не превосходит по абсолютной величине /2. Это значение и выбирается на очередной шаг. Вычисленное значение Δ Τ' может быть в пределах от -Jb/2 до + jb/2. Для реализации двусторонней задержки каждое вычисленное значение ДТ' складывается с константой, равной + f>/2. Полученное значение каждый раз вводится в блок 4 (это значение может быть в пределах от 0 до JJ) .

Описанные процессы происходят пос ле каждого выходного импульса, кото рый, проходя на выход, одновременно запускает датчик 6. Микропрограмма, реализуемая устройством, включает смесь микрокоманд.

По нулевой микрокоманде, поступающей из датчика 6 в запоминающий блок 5, из последнего считывается код числа - J6/2 в сумматор 2.

По первой микрокоманде происходит занесение кода числа +c* в сумматор с одновременным преобразованием его из двоично-десятичного в двоичный . Эта микрокоманда состоит из микроопераций, количество которых зависит от наибольшей возможной разрядности чис- 15 да . Импульсы микроопераций поступают от датчика 6 на блок 3 и через него (при совпадении с соответствующими разрядами кода числа οι , подаваемого на вход устройства) на входы 20 запоминающего блока 5. При этом из запоминающего блока считываются в сумматор 2 двоичные эквиваленты десятичных разрядов.

По второй микрокоманде в буферную память делителя частоты 1 заносится единица. По третьей микрокоманде в сумматор из запоминающего блока считывается код числа + JS/2, если записанное в сумматоре число меньше нуля, и код числа если в сумматоре за- ’θ писано число, большее нуля. Знак числа, записанного в сумматоре, опознается в блоке 3 по содержанию знакового разряда сумматора. Если при выполнении третьей микрокоманды число в 35 сумматоре изменит знак от положительного к отрицательному, то сигнал переброса знакового разряда сумматора поступает через блок 3 в буферную память делителя частоты 1, записывая 40 там ноль (в противном случае в буферной памяти останется единица, записанная при выполнении второй микрокоманды) .

По четвертой микрокоманде фиксируется содержимое буферной памяти делителя частоты 1. Пятая микрокоманда аналогична по содержанию третьей микрокоманде, но при этом содержание буферной памяти делителя частоты изменено быть не может. Шестая микро- ⁵⁰ команда считывает из запоминающего блока 5 код числа + jb/2 в сумматор 2.

В результате выполнения микропрограмма в сумматоре образован код положительного числа, выдаваемай в ви- ⁵⁵ де потенциалов на установочные входы блока 4, а в буферной памяти делителя частоты 1 записан ноль или единица. В первом случае делитель частоты срабатывает с коэффициентом А, 60 во втором — с коэффициентом А + 1. После выдачи делителей частоты очередного импульса с коэффициентом А или А + 1 его положение корректируется в блоке после чего импульс при- 6S ходит на выход устройства и на вход датчика б. Далее все процессы повторяются .

Разрядность сумматора 2 выбирается, исходя из того, что числа, которые могут в нем оказаться в процессе работы устройства, находятся в пределах от “ Sдо . Квант задержки блока 4 выбирается по формуле (3), а количество задерживающих секций выбирается с учетом того, что реализуемая задержка находится в пределах от 0 до (¾ квантов. Количество делительных декад в делителе частоты 1 зависит от разрядности целой части реализуемого коэффициента.

В большинстве практических случаев, в том числе при применении устройства в составе синтезатора частот с кольцом фазовой автоподстройки, целая часть коэффициента деления составляет сотни и тысячи. Поэтому от всех элементов устройства, кроме делителя частоты, не требуется высокого быстродействия.

Повышение надежности в предлагаемом устройстве достигнуто за счет того, что все вычисленные операции выполняются в одном сумматоре. При этом блок 4 управляется непосредственно сумматором и не содержит каких-либо элементов памяти. Тот же сумматор решает задачу преобразования десятичного числа о? в двоичный код (в прототипе требуется специальная схема преобразования кодов) .

Claims (2)

1.Авторское свидетельство СССР

532964, кл. Н 03 К 23/02, 04.05,75

2.За вка 2568878/18-21,

кл. Н 03 К 23/00, 11.01.78;по которой прин то решение о выдаче авторского свидетельства.