SU993451A1 - Умножитель частоты следовани импульсов - Google Patents
Умножитель частоты следовани импульсов Download PDFInfo
- Publication number
- SU993451A1 SU993451A1 SU813326982A SU3326982A SU993451A1 SU 993451 A1 SU993451 A1 SU 993451A1 SU 813326982 A SU813326982 A SU 813326982A SU 3326982 A SU3326982 A SU 3326982A SU 993451 A1 SU993451 A1 SU 993451A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- input
- output
- frequency
- pulse
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к автома ,тике, измерительной и вычислительной технике и может найти применение в устройствах частотно-импульсной и цифровой обработки информации.
Известен умножитель частоты, содержа1ций делитель опорной частоты , входной формирователь импульсов, два регистра сдвига,два блока переноса код а, запоминающий регистр,блок управ-„ лени и выходной формирователь ClJ.
Недостаток данного умножител частоты -невысока точность умножени , что ограничивает его применение..
Наиболее близким к предлагаемому по технической сущности вл етс умножитель частоты следовани импульсов , содержащий последовательно соединенные входной формирователь импульсов , первый регистр сдвига, запоминающий регистр, блок переноса кода, второй регистр сдвига, выходной формирователь импульсов и блок управлени , второй вход которого со-, единен с вторым выходом регистра сдвига, а первый выход - с вторым входом 8апо1 шнающего регистра, выход - с вторым входом блока переноса кода, третий и четвертый выхода - с вторым и третьим входами второго регистра сдвига, четвертый вход которого соединен с входом . делител опорной частоты и шиной опорной частоты , а выход делител опорной частоты соединен с вторьм входом первого регистра сдвига С2 .
Однако устройство характеризуетс недостаточно высокой точностью умножени .
10
Цель изобретени - повышение точности умножени .
Поставленна цель достигаетс тем, что в умножитель частоты следовани импульсов, содержащий блок управлени ,
15 первый выход.которого соединен с синхронизирующим входом-запоминающего регистра, второй ВЕ2ХОД - с установочным входом старшего разр да первого регистра сдвига, третей и чет20 вертый выходы подключены соответственно к управл нлцему входу блока не.- . реноса 2кодс; к обнул ющему входу первого регистра сдвига, установочные входы которого соединены с информаци25 онными выходами блока переноса, входы которого подключены к информационным выходам запоминающего регистра, информационные входы которого соеди . нены с информационными выходами вто30 ,рого регистра сдвига, управл ющий вход которого через делитель опорной частоты соединен с шиной опорной частоты , информационный вход - с первым выходом входного формировател импуль сов, а выход - с первым входом блока управлени , второй вход которого соединен с выходом выходного формировател импульсов, вход которого подключен к выходу первого регистра сдвига, введены дополнительн.ый. запоминающий регистр, двоичный умножитель и блок вычитани частот, выход которого подключен к управл ющему входу первого регистра сдвига, первый вход - к шине опорной частоты, второй - к выходу двоичного умножител , счетный вход которого соединен с выходом выходного формировател импульсов, управл ющий вход - с выходом второго регистра сдвига, информационные входы - с информационными выходами дополнительного запоминающего регистра, информационные входы которого подключены к информационным выходам делител опорной час „ /ГхГо сТрмировател импульсов, а синхронизирующий вход дополнительного запоминающе го регистра соединенс третьим выходом входного формировател импульсов На чертеже представлена структурна схема устройства. Умножитель содержит блок 1 вычитани частот, делитель 2 опорной частот первый регистр 3 сдвига, блок 4 управ лени , запоминающий регистр 5, входной формирователь б импульсов, допол нительный регистр 7 сдвига, двоичный умножитель 8, выходной формирователь 9 импульсов, блок 10 переноса кода, второй регистр 11 сдвига, шину входных импульсов, шину опорной /частоты. Дво.ичный умножитель 8 состоит из счетчика импульсов, регистра, группы элементов И и суммирующего элемента. Устройство работает следующим образ ом. Импульсы опорной частоты поступают на вход делител 2 и на первый вход блока 1. Коэффициент делени делител 2 равен заданному коэффициенггу умножени М. Импульсы с выхода делител 2, частота следовани которых равна уоп/М , подаютс на управл ющий вход регистра 11. Каждый импульс умножаемой частоты поступает через входной формирователь б на информационный вход регистра 11,записываетс в первом разр де этого ре гистра (разр д из состо ни О пе реводитс в состо ние 1) и после довательно переноситс в последующие Число разр дов К регистра 11, наход щеес между двум разр дами, в единичном состо нии пропорционально целой части отношени периода Tj, входного сигнала, и периода импульсов, с выхода делител 2Т т.е.Е, Таким образом, в регистре 11 фиксируетс каждый период Тех входного сигнала. Импульсы с последнего разр да регистра 11 сдвига поступают на вход блока 4 и вход синхронизации умножител 8. Блок 4 управлени формирует сигналы , поступающие на синхронизирующие входы регистра 5 и на установочный вход последнего разр да регистра 3, при этом содержимое регистра 11 сдвига переноситс в регистр 5, а последний разр д регистра 3 переводитс в единичное состо ние. Сигнал, снимаемый с последнего разр да регистра 3, поступает на формирователь 9. Импульс с выхода формировател 9 поступает в блок.4 и на счетный вход умножител 8. При этом блок 4 каждый раз формирует два следующих друг за другом импульса, первый из которых ---:,-.:™-.--. ра 3, а второй, сдвинутый относительно первого на врем , равное максимальному времени, переходного процесса в -регистре 3 сдвига, переносит содержимое регистра 5 через блок 10 в регистр 3. Таким образом, код из ре гистра 5 переноситс в регистр 3 сдвига по каждому импульсу с выхода формнp gj 9 . ; л,,,„„, с „„„,„„, дел емый формирователем 6,делитель 2 успевает сформировать определенное количество импульсов, поступающих на управл ющий вход регистра 11, а так как перед каж,цым очередным тактом работы делитель устанавливаетс сигналом с формировател 6 в нулевое состо ние, то к концу периода Т,при ().. ТхТ„„ условии, что будет сформ.ирован некоторый код д N , определ емый разностью . N .T,-M-E,i(). Значение.данного остатка можно также выразить в виде лМ м-чак 14 / г «.т где чак - дробна часть числа - , С учетом этого истинное значение периода Тунаходитс в виде К4Ч) По окончании периода Т входного сигнала импульсом с второго выхода входного формировател 6 кодйЫиз делител 2 переноситс в регистр 7.
Через врем , достаточное дл наденого переписывани информации из делител в регистр, на третьем выходе входного формировател 6 формируетс импульс, устанавливающий делитель 2 в нулевое состо ние.
Импульсы умножаемой частоты записываютс в первом разр де регистра 11 и последовательно перенос тс в последующие. Импульсы с последнего разр да поступают на управл к ций вход умножител 8. Дадным ; илшульсом код остатка ЛМ из регистра 7 переписываетс в регистр двоичного умножител 8. .
Таким образом, код остатка 4Nneриода Tyj из регистра 7 и код данного периода Ту,- поступают на развертку в соответствующие элементы (регистра двоичного умножител 8 и сдвиговый регистр 3) одновременно по сигналу с выхода регистра 11. Таким образом осуществл етс синхронизаци процессов развертки периода и его кодирование. ,
Если , то частота сигнала на выходе двоичного умножител 8 равна нулю, так как частота на выходе двоичного умножител определ етс соотношением
. UN if
Г - -С
А-; 2 вы«
где ,j - частота сигнала на выходе
двоичного умножител ; uN - значение кода в регистре
двоичного умножител ; вых частота сигнала, подаваемого на вход счетчика двоичного умножител ;
п - разр дность счетчика двоичного умножител .
Частота на выходе блока 1 вычитани частот равна
Очевидно, что период сигнала на выходе устройства равен только при ДМ О .
Если Л N ь О , то дл повышеНИН точности умножени необходимо осуществить коррекцию периода следовани aN импульсов на выходе устройства. Причем, эта коррекци должна осуществл тьс равномерно за врем ТX . Если, например, величина коэффициента умножени и , то коррекции подлежит каждый восьмой импульс на выходе устройства . Коррекци при этом заключаетс в увеличении периода -следовани каждого восьмого импульса на величину ТОР.
. Счетчик двоичного умножител 8 так же как и делитель 3 имеет коэффициент делени М. Поэтому при поступлении на вход счетчика М импульсов на выходе двоичного умножител 8 формируетс дмимпульсов (при и ,это будут 4-ый,12-ый,20-ый,..,, 50-ый импульсы). Каждый из импульсов с выхода двоичного умножител 8 запрещает прохождение очередного импульса опорной частоты через блок 1 вычитани частот на управл ющий вход. регистра 3. Это означает увеличение периода следовани импульса на вы .ходе умножител частоты на величину ТапJ...
В предлагаемом устройстве осуществл етс равномерна коррекци периода следовани частоты импульсов внутри
периода входного сигнала, что позвол ет существенно повысить точность умножени . В данном умножителе частота , генерируема на выходе устройства , определ етс выражением g(,,,
что стало возможным благодар введению операции коррекции.
;Введение в умножитель частоты следовани импульсов дополнительного регистра, двоичного умножител , .
блока вычитани частот и новых св - эей позвол ет повысить точность умножени частоты путем коррекции периода следовани импульсов и следовательно -улучшить метрологические
характеристики устройства.
Claims (2)
1.Авторское свидетельство СССР . 627572, кл, Н 03 К 5/01, 1977.
2.Авторское свидетельство СССР 809526, кл. Н 03 К 5/01, 1979.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813326982A SU993451A1 (ru) | 1981-08-05 | 1981-08-05 | Умножитель частоты следовани импульсов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813326982A SU993451A1 (ru) | 1981-08-05 | 1981-08-05 | Умножитель частоты следовани импульсов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU993451A1 true SU993451A1 (ru) | 1983-01-30 |
Family
ID=20972720
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813326982A SU993451A1 (ru) | 1981-08-05 | 1981-08-05 | Умножитель частоты следовани импульсов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU993451A1 (ru) |
-
1981
- 1981-08-05 SU SU813326982A patent/SU993451A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU993451A1 (ru) | Умножитель частоты следовани импульсов | |
SU636553A1 (ru) | Цифровой низкочастотный частотомер | |
SU888111A1 (ru) | Синусно-косинусный функциональный преобразователь | |
SU993263A1 (ru) | Устройство дл выделени последнего значащего разр да из последовательного кода | |
SU1348826A1 (ru) | Устройство дл суммировани двоичных чисел | |
SU960841A1 (ru) | Вычислительное устройство дл решени уравнений | |
SU1262477A1 (ru) | Устройство дл вычислени обратной величины | |
SU679985A1 (ru) | Устройство дл исправлени арифметических ошибок | |
SU299030A1 (ru) | Виблиотекд j | |
SU552613A1 (ru) | Многоканальный коррел тор | |
SU600569A2 (ru) | Цифровой линейный интерпол тор | |
SU418857A1 (ru) | ||
SU894847A1 (ru) | Умножитель частоты следовани импульсов | |
SU577524A1 (ru) | Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код | |
SU928353A1 (ru) | Цифровой умножитель частоты | |
SU463976A1 (ru) | Корректирующее устройство | |
SU477420A1 (ru) | Процессор дл оперативного коррел ционно-спектрального анализа | |
SU849468A1 (ru) | Пересчетное устройство | |
SU690475A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код градусов и минут | |
SU943702A2 (ru) | Преобразователь двоичного кода в двоично-дес тично-шестидес тиричный код | |
SU479110A1 (ru) | Устройство дл вычислени логарифмов | |
SU847318A1 (ru) | Преобразователь двоичного кода вдВОичНО-дЕС ТичНый | |
SU824419A2 (ru) | Устройство дл умножени частотыСлЕдОВАНи пЕРиОдичЕСКиХиМпульСОВ | |
SU546102A1 (ru) | Преобразователь период-частота | |
SU809526A1 (ru) | Умножитель частоты следовани импульсов |