SU1262477A1 - Устройство дл вычислени обратной величины - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в управл ющих и информационно-измерительных системах. Цель изобрететга  - повьппение точности устройства. Поставленна  цель , достигаетс  тем, что устройство дл  вычислени  обратной величины, содержащее три сумматора, регистр, блок элементов ИЛИ, элементы И и запрета, схему сравнени , содержит преобразователь дополнительного кода в пр мой код с соответствующими св з ми. В устройстве использовано представление входных и выходных величин в последовательном зиакоразр дном двоичном коде с цифрами (-1, О, И. 1 ил. Q - «

Description

ю

Claims (2)

1. О) IS9 U Изобретение относитс  к вычислительной технике и может быть исполь зовйно в цифровых вычислительных и управл ющих системах. Целью изобретени   вл етс  повышение точности. На чертеже представлена схема ус ройства дл  вычислени  обратной величины . Устройство дл  вычислени  обратной величины содержит регистр 1,сум маторы 2 и 3, блок 4 элементов ИЛИ, сумматор 5, знаковьш разр д 6 сумматора 5, преобргчзователь 7 дополни тельного кода в пр мой код, схему 8 сравнени , элемент 9 запрета, эле мент И 10, информационные входы 11 и 12 устройства, тактовьк входы 13 и 14 устройства, выходы 15 и 16 уст ройства. Регистр 1, сумматоры 2 и 3, преобразователь 7 дополнительного кода в пр мой код, схема 8 сравнени  име ют (п+1) двоичный разр д (п - разр дность аргумента и результата без знака). Сумматор 5 и блок 4 элементов ИЛИ имеют (п+2) двоичных разр да. В качестве сумматоров 2, 3 и 5 используютс  накапливающие сумматоры , работающие в дополнительном коде Суммирование в третьем сумматоре 5 производитс  с задержкой за счет при менени  в его регистре двухтактных триггеров. На входах 13 и 14 по вл ютс  два сдвинутые один относител но другого на треть периода пр моугольные импульсы напр жени  с амплитудой , соответствующей уровню. со скважностью около 6. Первый из импульсов (вход 13) сдвинут во вре;мени на треть периода по отношению к моменту по влени  импульсов на вх дах 11 и 12. Дл  представлени  операнда X и ре зультата Y 1/X примен етс  избыточна  симметрична  двоична  система счислени  с цифрами {}, О, l} . Устройство работает в соответстВИИ со следующим алгоритмом N, 2R.,,- 2Y..,X, Х, Х,, + Х,-2- , f, если N, -X, У j О, если -X, N, i t , если N j X ,. Y м + У, - 2 R, N - 2Х, у, (i 1,2,...), где X - очередна  цифра операнда; Xj - содержимое сумматора 2 в i-M цикле вычислений; У, - очередна  цифра результата; Y; - содержимое cyMifaTopa 3 в i-м цикле вычислений; R - содержимое сумматора 5 к началу i-ro цикла вычислений; N - содержимое сумматора 5 в i i-M цикле вычислений. Устройство работает следующим образом . Исходное состо ние: N 0,5; Xg Y 0. На величину аргумента накладываютс  ограничени : 2 У. i - i . В начальном состо нии в n-t-i разр де регистра 1 записана I, в остальных разр дах - О. Кроме того, в п-й разр д сумматора 5 занесена 1, его остальные разр ды - в О. Обратна  величина исходного операнда вычисл етс  за несколько циклов , один цикл дает один разр д результата . Число циклов выбираетс  в зависимости от требуемой точности результата. Так как результат рациональное число, он не имеет конечного (п+2)-разр дного представлени  в двоичной системе. Учитьта , что аргумент X подаетс  округленным до п разр дов, число верных знаков результата также п, а получаетс  он с задержкой на два разр да, поэтому окончательный результат формируетс  за (п+2) циклов вычислени . Каждый цикл состоит из трех тактов. В первом такте каждого i-ro цикла на входы 11 и 12 устройства поступает очередной разр д операнда (операнд поступает, начина  со старших разр дов). При этом, если сигнал поступает на информадионньй вход 11, это свидетельствует о том, что оче- редной разр д операнда равен 1. Если сигнал поступает на вход 12, очередной разр д аргумента .равен Г. Если же сигнала нет ни на одном из входов 11 и 12, очередной разр д операнда численно равен О. В зависимости от сигнала, поступившего на входы 11 и 12, содержимое второго сумматора 3 прибавл етс  ипи вычитаетс  из содержимого третьего сумматора 5 со сдвигом на один разр д влево . Кроме того, к содержимому первого сумматора 2 прибавл етс  пр мой или дополнительный код содержимого регистра 1 . Это осуи;естрл етс  самими входными сигналами (если они 1 шш - 1), поступающими на управл ющие входы сумматоров 2 и 3. В результате в третьем cy iмaтope 5 обра- зуетс  значение N, а в первом сумматоре 2 - значение X,. Содержимое третьего сумматора 5 поступает на вход преобразовател  7, которьм преобразует дополнительный код в пр мой если на его управл ющем входе уровень , соответствующий 1 в знаковом разр де 6 третьего сумматора 5. И, наоборот, при уровне соответственно О на управл ющем входе преобразователь 7 не мен ет содержимого разр дов , пропуска  их на свой выход, а далее на вход схемы 8 сравнени . На ее второй вход поступает всегда положительный код с первого сумматора
2. 2. Если содержимое первого входа больше содержимого второго на выходе схемы 8 сравнени  по вл етс  уровень . К началу второго такта информационные сигналы со входов 11 и 12 снимаютс . Во втором такте по сигналу, поступившему на вход 13, производитс  выдача информации на выходы I5 и 16 устройства. При этом, если единичный сигнал по витс  на выходе 15 то значит очередной разр д результата равен 1, если на выходе 16 то - 1, а если же не по витс  ни на одном из выходов 15 или 16, то очередной разр д равен О. Это вы вл ют элементы 9 и 10 по сигналам от знакового разр да 6 третьего сумматора 5 и от схемы 8 сравнени . По единичному сигналу с выхода 15 в i-й разр д второго сумматора 3 при бавл етс  1 и производитс  вьщача дополнительного кода с первого сумматора 2 через блок 4 на вход третьего сумматора 5. По единичному сигналу с выхода 16 из i-ro разр да вто рого сумматора 3 вычитаетс  единица что осуществл етс  приемом дополнительного кода из регистра 1, а также производитс  выдача пр мого кода первого сумматора 2 через блок 4 на вход третьего сумматора 5. В итоге во втором такте во втором сумматоре 3 образуетс  код YJ, а по оконча нии второго такта (так как суммирование в третьем сумматоре 5 произво дитс  с задержкой) в сумматоре 5 фо мируетс  величина R,. 7 4 В третьем такте по сигналу, поступающему на вход 14 устройства, производитс  сдвиг, влево на один разр д содержимого третьего сумматора 5 и сдвиг на один разр д вправо содержимого регистра 1. Этим самым величина R, удваиваетс , а в регистре 1 готовитс  нова  константа I дл  следующего цикла. В результате выполнени  (п+2) циклов на выходы 15 и 16 устройства последовательно разр д за разр дом (начина  со старших) выдаетс  значение обратной величины исходного операнда, причем за счет оптимального выбора порогов оценочной функции N ошибка округлени  на каждом цикле в 2-3 раза меньше, чем у известного устройства . Причем это относитс  и к последнему циклу, который завершает формирование результата. Результат получаетс  симметрично округленным. Формула изобретени  Устройство дл  вычислени  обратной величины, содержащее регистр, три сумматора, блок элементов ИЛИ, схему сравнени , элемент запрета и элемент И, причем информационные выходы первого и второго сумматоров соединены со сдвигом на один разр д в сторону старших с соответствующими входами блока элементов ИЛИ, выход которого подключен к информационному входу третьего сумматора, выход знака которого соединен с управл ющим входом элемента запрета и с первым входом элемента И, выходы которых соединены соответственно с первым и вторым выходами устройства,входами разрешени  выдачи дополнительного и пр мого кодов первого сумматора , входами разрешени  приема пр мого и дополнительного кодов второго сумматора , второй вход элемента И соединен с первым информационным входом элемента запрета и с первым тактовым входом устройства, второй тактовьй вход которого соединен с тактовым входом третьего сумматора и с входом разрешени  сдвига регистра, выход которого соединен с информационными входами первого и второго сумматоров, входа разрешени  приема пр мого и дополнительного кодов первого сумматора соединены соответственно с входами разрешени  вьщачн дополни$ 1

   тельного и пр мого кодов второго сум матора, первым и вторым информационными входами устройства, третий вход элемента И и второй информационный вход элемента запрета соединены с вы ходом схемы сравнени , отличающеес  тем, что, с целью повьюени  точности, оно содержит преобразователь дополнительного кода в пр мой код, причем информационный вы

   624776

   ход и выход зн.ака третьего сумматора соединены соответственно с информационным входом и входом разрешени  преобразовани  преобразовател  допол5 нительного кода в пр мой- код, выход которого соединен с первым входом схемы сравнени :, второй вход которой соединен с выходом пр мого кода первого сумма10 тора.