SU602941A1 - Устройство дл возведени в квадрат двоичных чисел - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ

ДВОИЧНЫХ ЧИСЕЛ

В устройство вход т сдвигающий регистр 1, сумматор 2, блок элементов ИЛИ 3, сумматор 4, блок анализа разр дов 5, элемент ИЛИ б, элемент И-НЕ 7, элементы И 8, 9, элементы задержки 10, 11, информационные входы 12, 13, управл ющие входы 14, 15 и выходы 16, 17.

Сдвигающий регистр 1 и сумматор 2 содержит п разр дов, где п - разр дность представлени  операнда. Сумматор 2 имеет знаковый разр д.

Выходы сдвигающего регистра 1 св заны со входами сумматора 2 и блока элементов ИЛИ 3. Выходы сумматора 2 подключены ко вторым входам блока элементов ИЛИ 3. Блок элементов ИЛИ 3 содержит (п + 1) элементов ИЛИ Выход первого разр да сдвигающего регистра 1 св зан со входом второго элемента ИЛИ, . выход второго разр да сдвигающего регистра 1 подключен ко входу третьего элемента ИЛИ и т. д., а выход каждого i-rb разр да сдвигающего регистра 1 св зан со ВХОД01М (i + l) элемента ИЛИ. Выход каждого i-ro разр да сумматора 2 св зан со вторым входом i-ro элемента ИЛИ. Выходы блока элементов ИЛИ 3 подключены ко входам сумматора 4, причем выход каждого i-ro элемента ИЛИ св зан со входом (i + 5)-ro разр да сумматора 4, который содержит (п + 5) разр дов. Блок анализа разр дов 5 содержит элемент ИЛИ 6, элемент И-НЕ 7, элемент запрета 8 и элемент И 9. Входы знакового разр да и разр дов целой части сумматора 4 подключены ко входам блока анализа разр дов 5. Выходы второго и третьего разр дов сумматора 4 (разр ды целой части) подключены ко входам элемента ИЛИ 6 и элемента И-НЕ 7. Выход элемента ИЛИ 6 св зан со входом элемента И 8. Выход элемента И-НЕ 7 подключен ко входу элемента И 9. Выход знакового разр да сумматора 4 св зан с инверсным входом элемента И 8 и элемента И 9.

Устройство работает в соответствии со следующим алгоритмом

l.Ni . 2Ri-i + xi (2-Xi-,. + X; .)

Xi Xi-i + Xi 22 . . ГТ,еслиН, , Y j 0, если - 1 Ni 1

11,еслиН; Л 3.R,- N;-2Y;,.

где xi - очередной разр д операнда (x, с (1,0,1}), Xi -содержимое сумматора 2 (в нем записано известное к этому времени значение операнда , (X) .

у - очередной разр д вычисл емой функции (,0,1})....

R,.i- содержимое сумматора 4 к каналу i-ro цикла вычислений,

N, - содержимое сумматора 4 в i-ом цикле вычислений, i 1,2,..., п + 3.

В исходном состо нии в старщем разр де сдвигающего регистра 1 записана единица, в остальных разр да.х - нули. В сумматорах 2, 3 записаны нули.

Вычисление функции осуществл етс  в (пЧ- 3) циклах, каждый из которых состоит из трех тактов. В первом такте (каждого i-ro

цикла) на информационные входы 12, 13 поступает значение очередного разр да операнда (операнд поступает, начина  со старщих разр дов ). При этом, если единичный сигнал поступает на информационный вход 12, это свидетельствует о том, что очередной разр д операнда численно равен 1. Если единичный сигнал поступает на информационный вход 13, очередной разр д операнда численно равен единице..Если же единичный сигнал не поступает ни на один из информационных входов 12, 13, это свидетельствует о том, что очередной разр д операнда численно равен нулю.

Если единичный сигнал поступает на информационный вход 12, содержимое сумматора 2, сдвинутое вправо на один разр д, вычитаетс  из содержимого сумматора 4.

Если единичный сигнал поступает на инфор .мационный вход 13, содержимое сумматора 2, сдвинутое на один разр д вправо, су.ммируетс  с содержимым сумматора 4.

Врем , на которое сигнал задерживаетс  в элементах задержки 10, 11, должно быть больще времени, необходимого на эту операцию . Затем сигнал с информационных входов 12. 13 снимаетс , по вл етс  сигнал на выходе одного из элементов задержки 10, 11. EC.IH единичный сигнал по вл етс  на выходе элемента задержки 10, содержимое сдвигающего регистра 1 вычитаетс  из содержимого сумматора 2, и этот же код, сдвинутый на два разр да вправо р,ь1читает(;  Hi содержимого сумматора 4. Если единичный сигнал по вл етс  на выходе элемента задержки 11, содержимое сдвигающего регистра 1 суммируетс  с содержимым сумматоров 2, 4.

Во втором такте по управл ющему сигналу, поступающе.му на управл ющий вход 14, производитс  выдача информации на выходы устройства . Если единичный сигнал по витс  на выходе 16, это свидетельствует о то.м, что очередной разр д требуемого значени  функции численно равен 1, если единичный сигнал по витс  на выходе 17, очередной разр д требуемого значени  функции численно равен 1. Если единичный сигнал не по витс  ни на одном из выходов 16 17, очередной разр д требуемого значени  функции численно равен 0.

В третьем такте по управл ющему сигналу, поступающему на управл ющий вход 15, производитс  сдвиг информации в сумматоре 4 и сдвигающем регистре 1.

После этого в сумматоре 4 образуетс  значение RI, а в (i-fD-M разр де сдвигающего регистра 1 будет записана единица. На этом оканчиваетс  очередной цикл вычислений. В результате (п + 3) циклов вычислений на выходах 16, 17 последовательно разр д за разр до .м фор.мируетс  требуемое значение функции f(X) представленное избыточным двоичны .м кодом с цифрами 1,0,1 в каждо.м разр де . Причем, в результате выполнени  (n-f 3) циклов, результат получаетс  симметрично округленным .

Claims (2)

1. Устройство дл  возведени  в квадрат двоичных чисел, содержащее два сумматора, группу элементов ИЛИ, регистр, отличающеес  тем, что, с целью повышени  быстродействи , оно содержит элементы задержки и блок анализа разр дов, информационные входы которого соединены с выходами первого сумматора, управл ющие входы - с первой управл ющей щиной , выходы блока анализа разр дов соединены с выходами устройства, втора  управл юща  щина соединена с управл ющими входами первого сумматора и регистра, управл ющие входы которого через первый и второй элементы задержки соединены соответственно с первыми и вторыми информационными входами устройства и второго сумматора, выходы которого подключены к одним входам группы элементов ИЛИ, другие входы которой соединены с выходами регистра, а выходы группы элементов ИЛИ - со входами перво1Ч) сумматора, информационные входы второго сумматора соединены с выходами регистра.

2. Устройство по п. 1, отлич.ающеес  те, что блок анализа разр дов содержит элемент ИЛИ, элемент И-НЕ, два элемента И, причем первые и вторые входы элементов ИЛИ и И-НЕ подключены соответственно к первому и второму информационным входам блока анализа разр дов, выходы элементов ИЛИ и И-НЕ подключены соответственно к первым входам элементов И, вторые входы которых подключены к третьему информационному входу блока анализа разр дов, третьи входы - с управл ющими входами блока анализа разр дов , выходы элементов И подключены к выходам блока анализа разр дов.

Источники информации, прин тые во внимание при экспертизе:

1.Патент США № 3780278, кл. 235-165. 1971.

2.Авторское свидетельство СССР № 364934, кл. G 06 F 7/38, 1972.