SU1171784A1 - Умножитель - Google Patents

Abstract

УМНОЖИТЕЛЬ, содержащий генератор тактовых импульсов, элемент И, два управл емых делител  частоты, реверсивный счетчик и схему сравнени , первый вход которой соединен с выходом реверсивного счетчика, отличающийс  тем, что, с целью йовьшени  быстродействи , в него введены делитель частоты, два двухвходовых и четырехвходовый многоразр дные сумматоры, два управл емых делител  частоты, восемь коммутаторов, семь реверсивных счетчиков, три схемы сравнени  и четыре многоразр дных вьиитател , причем выход генератора тактовых импульсов соединен с первыми управл ющими входами делител  частоты и всех управл емых делителей частоты, выход делител  частоты соединен с информационными входами первого , второго, третьего и четвертого коммутаторов, первый и второй выходы которых соединены соответственно с суммирующими и вьмитающими входами первого, второго, третьего и четвертого реверсивных счетчиков, выходы которых соединены соответственно с первыми BxoAaMii первого, второго, третьего и четвертого многоразр дных вычитателей, выходы которых соединены соответственно с информационными входами первого, второго, третьего и четвертого управл емых делителей частоты, выходы соединены соответственно с информационными входа1-1и п того, шестого, седьмого и восьмого коммутаторов, первый и второй выходы п того и шестого коммутаторов соединены соответственно с суммирующими и вычитающиьш входами п того и шестого реверсивных счетчиков, а первый и второй выходы седьмого и (Л восьмого коммутаторов соединены соотс ветственно с вычитающими и cyм Dфyющими входами седьмого и восьмого реверсивных счетчиков, выходы п того, шестого, седьмого и восьмого реверсивных счетчиков соединены с информационными входами четырехвходового многоразр дного сумматора, выход которого соединен с выходом устройства, входы знаков сомножителей которого соединены с первым и вторым входами | первого двухвходового многоразр дного 00 4 сумматора, выход которого соединен с вторым входом первой схемы сравнени , выходы Больше всех схем сравнени  соединены с первыми управл ющими входами соответствующих пар коммутаторов, вторые управл ющие входы которых соединены с вторыми входами всех многоразр дных вычитателей и с выходами Меньще всех схем сравнени , выходы Сравнение которых соединены с вторыми Управл ющими входами соответствующих управл емых делителей частоты

Description

и с входами элемента И, выход которого соединен с вторым управл ющим входом делител  частоты, выходы второго, третьего и четвертого реверсивных счетчиков соединены соответственно с первыми входами второй, третьей и четвертой схем сравнени , второй вход второй сравнени  соединен с выходом второго двухвходовог.о многоразр дного сумматора, первый и второй входы которого соединены с входами абсолютной величины сомножителей устройства и с вторыми входами третьей и четвертой схем сравнени  соответственно , третьи входы которых соединены соответственно с первым и вто ,рьгн входами первого двухвходового многоразр дного сумматора.

1

Изобретение относитс  к цифровым (дискретным) вычислительным машинам, в которых по меньшей мере часть вычислений осуш;ествл етс  с помощью электрических устройств, к устройствам дл  обработки данных с воздействием на пор док их расположени  или на содержание обрабатываемых данных, в частности, дл  умножени , и может быть использовано в различных устройствах цифровых (дискретных) вычислительных машин.

Целью изобретени   вл етс  повьшхение быстродействи  устройства.

На чертеже представлена структурна  схема умножител .

Устройство содержит генератор 1 импульсов, делитель 2 частоты, элемент И 3, первый 4 и второй 5 двухвходовые .многоразр дные сумматоры, управл емые делители 6-9 частоты, коммутаторы 10-17, реверсивные счетчики 18-25, схемы 5б-29 сравнени , многоразр дные вычитатёли 30-33, четырехвходовый многоразр дный сумматор 34, выход 35 устройства, входы знаков первого 35 и второго 36 сомножителей, входы абсолютной величины первого 37 и второго 38 сомножител .

Предлагаемое устройство работает следующим образом.

Числа в дополнительном коде, умножение которых производитс  в устройстве , можно представить как Хд 5с,х и ,У, где и у-  наки чисел, а X и у - абсолютные величины

/

при и или дополнени  абсолютных величин при , .

Рассмотрим работу умножител  на примере двух чисел: 2 и , при

этом , , , у-З. В 1 сходном состо нир на входы 36-39 поданы нулевые коды, все реверсивные счетчики 18-25 сброшены в нуль, схемы 26-29 сравнени  по этой причине вьфабатывают сигналы Сравнение, которыми сбрасываютс  управл емые делители 6-9 частоты и через элемент И 3 сбрасьшают делитель частоты 2, в результате чего импульсы из генератора 1 не поступают. После этого на вход 36 поступает знак числа Ха, который далее поступает на схему 28.сравнени  и на вход сумматора 4. На вход 37 поступает знак числа Уц, который поступает на схему 29 сравнени  и второй вход сумматора 4, с выхода которого результат 00 поступает насхему 26 сравнени . На вход 38 поступает абсолютна  величина , котора  подаетс  на схему 29 сравнени , а также на вход сумматора 5. На вход 39 поступает абсолютна  величина , котора  подаетс  на схему 28 сравнени , а также на вход сумматора 5, с выхода которого результат подаетс  на схему 27 сравнени .

После этого схемы 26-29 сравнени  вырабатьшают сигналы Больше, которые откроют коммутаторы 10-14 и 16 дл  поступлени5 импульсов на суммируюш;ие входы реверсивных счетчиков 18-22 и 24 и на коммутаторы 15 и 17 дл  поступлени  импульсов на вычитающие входы реверсивных счетчиков 23 и 25, где насчитьгоаютс  дополнени . Одновременно снимаетс  сброс со всех делителей частоты и импульсы из генератора 1 импульсов начинают поступать во все делители и счетчики. В н и 3 . М

ле работы, так как на выходах Меньше схем 26-29 - нулевые сигналы, нулевые коды с выходов реверсивных счетчиков 18, 20, 22 и 24 через вычитателн 30-33 поступают на информационные входы управл емых делителей частоты, т.е. в начале работы устанавливаютс  нулевые управл ющие коэффициенты. После занесени  в реверсивные счетчики 18 и 20, 22 и 24 первых импульсов в реверсивных счетчиках 19, 21, 23 и 25 сохран ютс  нулевые коды, но управл ющие коэффициенты уже равны 1. Кроме того, на выходе схемы 26 сравнени  по вл етс  сигнал Сравнение, которым сбрасываетс  управл емый делитель 6 частоты и закрьшаютс  коммутаторы 10 и 11, После занесени  в реверсивные счетчики 20, 22 и 24 вторых импульсов в реверсивный счетчик 21 заноситс  один импульс, т.е. двоичный код 00001, а в реверсивных счетчиках 23 и 25 после вычитани  одного импульса будут двоичные коды 11111. Управл ющие коэффициенты .на управл ющих входах делителей 6-9 установ тс  равными 2. После занесени  третьих импульсов в реверсивные счетчики 20, 22 и 24 в реверсивный счетчик 21 занос тс  еще два импульса и хранитс  код 00011, а из реверсивных счетчиков 23 и 25 вычитаютс  еще по два импульса и хран тс  коды 11101. Кроме того, схема 29 сравнени  вырабатьгоает сигнал Сравнение который сбрасывает -Управл емый делитель 9 частоты и закрывает коммутаторы 16 и 17. На информационных входах делителей 7 и 9 частоты устанавливаютс  управл ющие коэффициенты 3.

После занесени  четвертых импульсов в реверсивные счетчики 20 и 22 в реверсивный счетчик 21 занос тс  еще три импульса и хранитс  код 00110, а из реверсивного счетчика 23 вычитаютс  еще три и шyльca и хранитс  код 11010. Кроме того, схема 28 сравнени  вьфабатывает сигнал Сравнение который сбрасывает управл емый делитель 8 частоты и закрывает коммутаторы 14 и 15. На информационном входе делител  7 частоты устанавливаетс  управл ющий коэффициент 4. После занесени  двух очередных импульсов в реверсивный счетчик 20 в реверсивный счетчик 21 занос тс  еще четыре и п ть импульсов и }фанитс  код 11111, после этого схема 27 сравнени  иыра844

оатывает сигнал Сравнение, котор1.ш сбрасывает управл емый делитель 7 частоты и закрывает коммутаторы 12 и 13, и с выхода элемента И 3 сбрасьшаетс  делитель 2. Переходный процесс в-схеме завершаетс  суммированием чисел 00000 + 11111 + 11010 + 11101 соответственно с реверсивных счетчиков 19, 21, 23 и 25 на сумматоре 34, после чего на выходе 35 по вл етс  результат 00110, т.е. 2x3 6. Если теперь какой-либо из сомножителей или оба сомножител  получат положительное приращение, то соответствующа  схема сравнени  выработает на первом выходе сигнал Больше, откроет соответствуюп1ие коммутаторы и устранит сброс с соответствующего управл емого делител  и де-лител  2 частоты, после чего полученное приращение сработаетс  аналогач 1О описанному. Если один из сомножителей (или оба сомножител ) получит отрицательное приращение, то работа устройства несколько изменитс . Допустим, отрицательное приращение - 1 получил сомножитель у 3, т.е. у . Тогда примем за исходное положение момент окончани  переходного процесса в примере 2), т.е. в исходном состо нии с выхода реверсивного счетчика 22 через вычитатель 32 на информационный вход управл емого делител  8 частоты подаетс  коэффициент 4, а с выхода реверсивного счетчика 20 через вычитатель 31 на информационньй вход делител  7 частоты подаетс  коэффициент 6. После прихода приращени  - 1 на вход 39 оно поступает на вход схемы 28 сравнени . С выхода сумматора 5 результат поступает на вход схемы 27 сравнени . На выходах схем 27 и 28 сравнени  вырабатываютс  сигналы Меньше, которые поступают в младший разр д вычитателей 31 и 32. Управл ющий коэффициент с выхода вычитател  31 устанавливаетс  на информационном выходе делител  7 частоты , а управл ющий коэффициент 3 - на информационном входе делител  8 частоты. Сигналы Меньше открьшают коммутаторы 12-14 так, что импульсы поступают на вычитающие входы реверсивных счетчиков 20-22, а импульсы с выхода коммутатора 15 на суммирующий вход реверсивного счетчика 23, кроме того, снимаетс  сброс с делител  2 частоты и упра л емых делителей 7 и 8 частоты. После вычитани  одного импульса из реверсивных счетчиков 20 и 22 в них останутс  коды соответственно 5 и 3, Поэтому на выходах схем 27и 28 сравнени  вырабатьшаютс  сигналы Сравнение , которые закрьшают соотбетствующие коммутаторы и сбрасьшают делители, ча:Сто.ты. В реверсивном счетчике 21 остаетс  код 11111-00101

-11010, а в реверсивном счетчике 23 код 11010+00011 11101. Переходный процесс заканчиваетс  суммированием 5 на сумматоре 34 числе: 00000+11010+ -«11101 + 1,1101 00100.

Описанным отслеживанием положительных и отрицательных приращений сомножители можно довести до произвольных сомножителей п , умещающихс  в разр дную сетку умножител .

i-TV

Claims (1)

1. УМНОЖИТЕЛЬ, содержащий генератор тактовых импульсов, 'элемент И, два управляемых делителя частоты, реверсивный счетчик и схему сравнения, первый вход которой соединен с выходом реверсивного счетчика, отличающийся тем, что, с целью повышения быстродействия, в него введены делитель частоты, два двухвходовых и четырехвходовый многоразрядные сумматоры, два управляемых делителя частоты, восемь коммутаторов, семь реверсивных счетчиков, три схемы сравнения и четыре многоразрядных вычитателя, причем выход генератора тактовых импульсов соединен с первыми управляющими входами делителя частоты и всех управляемых делителей частоты, выход делителя частоты соединен с информационными входами первого, второго, третьего и четвертого коммутаторов, первый и второй выходы которых соединены соответственно с суммирующими и вычитающими входами первого, второго, третьего и четвертого реверсивных счетчиков, выходы которых соединены соответственно с первыми входами первого, второго, третьего и четвертого многоразрядных вычитателей, выходы которых соединены соответственно с информационными входами первого, второго, третьего и четвертого управляемых делителей частоты, выходы которых соединены соответственно с информационными входами пятого, шестого, седьмого и восьмого коммутаторов, первый и второй выходы пятого и шестого коммута торов соединены соответственно с сум мирующими и вычитающими входами пятого и шестого реверсивных счетчиков, а первый и второй выходы седьмого и восьмого коммутаторов соединены соответственно с вычитающими и суммирующими входами седьмого и восьмого реверсивных счетчиков, выходы пятого, шестого, седьмого и восьмого реверсивных счетчиков соединены с информа(Л Q ционными входами четырехвходового многоразрядного сумматора, выход которого соединен с выходом устройства, входы знаков сомножителей которого соединены с первым и вторым входами первого двухвходового многоразрядного сумматора, выход которого соединен с вторым входом первой схемы сравнения, выходы Больше всех схем сравнения соединены с первыми управляющими входами соответствующих пар коммутаторов, вторые управляющие входы которых соединены с вторыми входами всех многоразрядных вычитателей и с выходами Меньше всех схем сравнения, выходы Сравнение которых соединены с вторыми Управляющими входами соответствующих управляемых делителей частоты и с входами элемента И, выход которого соединен с вторым управляющим входом делителя частоты, выходы второго, третьего и четвертого реверсивных счетчиков соединены соответственно с первыми входами второй, третьей и четвертой схем сравнения, второй вход второй схемы сравнения соединен с выходом второго двухвходового много разрядного сумматора, первый и второй входы которого соединены с входами абсолютной величины сомножителей устройства и с вторыми входами третьей и четвертой схем сравнения соответственно, третьи входы которых сое динены соответственно с первым и вто рым входами первого двухвходового многоразрядного сумматора.