SU1327093A1

SU1327093A1 - Умножитель

Info

Publication number: SU1327093A1
Application number: SU864029677A
Authority: SU
Inventors: Юрий Алексеевич Плющ
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1986-02-26
Filing date: 1986-02-26
Publication date: 1987-07-30

Abstract

Изобретение относитс к вычислительной технике и предназначено дл - перемножени чисел, квантованных по уровню времени. Известные устройства , решающие указанную задачу, требуют больших аппаратурных затрат. Цель изобретени - сокращение аппаратурных затрат. Поставленна цель достигаетс заменой п-разр дного управл емого делител частоты, 2п-разр д 3 сл

Description

ного реверсивного счетчика и вычита- тел на коммутатор 7. Использование коммутаторов.4 и 7, элементов ИЛИ 10, одноразр дного сумматора 8-и многоразр дных сумматоров 3 позволило организовать передачу на вход накапливающего сумматора, состо щего из мно горазр дного сумматора 9, в обратную св зь которого подсоединен регистр 14, последовательность р да натураль ных чисел со знаком, определ емым

Изобретение относитс к автоматике и вычислительной технике, в частности к устройствам дл обработки данных, и может быть использовано в системах моделировани с аппаратурно реализацией функций, в устройствах дискретной обработки сигналов, везде где необходимо перемножать, последовательность чисел, квантованных по уровню и по времени.

Цель изобретени - сокращение аппаратурных затрат.

На чертеже изображена функциональна схема умножител .

Умножитель содержит входы 1 и 2 знаковых разр дов первого и второго сомножителей, первый 3 и второй 3 многооазп дные сумматоры, первый 4 , второй 42 , третий.4з и четвертый 4 коммутаторы, реверсивные счетчики 5j-5., схемы сравнени , п тый

4

, шестой 7,

седьмой 7 и восьмой

Z / коммутаторы, одноразр дный мумма

тор 8, третий многоразр дньй сумматор 9, два элемента 10 и Q ИЛИ, входы 11 и 12 абсолютной величины первого и второго сомножителей, тактовый вход 13, регистр 14,, выход 15 результата.

Устройство работает следующим образом .

Числа в дополнительном коде, умножение которых производитс в умножителе ,можно представить как , X и , Y, где X -и Y - знаки чисел,

п/ о

а X и Y - абсолютные величины при

Л л/

или дополнени абсолютных

/Vrv

величин при и .

27093

приращением перемножаемых чисел, вырабатываемых реверсивным счетчиком 5. Использование в контуре реверсивного счетчика схемы сравнени 6 позволило сохранить след щий режим работы устройства. Кроме этого, отсутствие управл емого делител частоты и делител частоты позволило получить дополнительный положительный эффект, заключающийс в увеличении быстродействи устройства. 1 ил.

Рассмотрим работу умножител на примере двух чисел X 1,10 -2 и ,I,, и 3 при представлении ин- . фор мации трем двоичными разр дами, учитыва и знаковый, В исходном состо нии на входы 1, 2 и 11, 12 поданы нулевые коды, все реверсивные счетчики 5 - 5 сброшены в нуль, регистр 14 также сброшен в нуль (цепи установки в нуль с целью упрощени схемы не показаны), вследствие этого на выходах Больще и Меньше схем 6., - 6 сравнени вырабатываютс нули. После этого на вход 1 поступает знак X числа Х., на вход 2 - знак Y числа Yg, на вход 11 - величина X, а на вход 12 - величина Y. При этом на выходе многоразр дного сумматора 3 образуетс величина равна Х. -ь Y , котора поступает на вход второго числа схемы 6 сравнени . Схема 6„ сравнени сравнивает значение на выходе реверсивного счетчика 5„ с величиной, равной X + Y 4+ 3 7 , схема 63 сравнени сравнивает знанение на выходе реверсивного счетчика 5,j с величиной Y + , а схема 6 сравнени - значение на выходе реверсивного счетчика 5 с величиной 5, вырабатываемой многоразр дным сумматором 3 . После этого все схемы 6 4 Р ни вырабатывают значение единицы на выходах Больше, которые открьгоают коммутаторы 4 Р поступлени импульсов на суммирующие входы реверсивных счетчиков 5 - 5 . Значение единицы на первых выходах схем б., - 3

1327093

6 у сравнени коммутируют на выходы ни , равные S дес тичном эквиваленте, коммутаторов 7, - следующие коды: минус единице. На выходе одноразр д000 О-.КОД на выходе коммутатора 7 ;

2

7з;

11-11 1111

0000- -7 .

Если рассмотреть обратный код, по- лученньШ на выходе коммутаторов 7

ного суммат равное сумм с выходов нени и пос разр дного

10.

и второ

и

7, , получаемый инвертированием ну- Ю ветственно.

левого кода с выходов реверсивных счетчиков 5 и 5 как дополнительный код некоторого отрицательного числа, то таким образом на выходе коммутаторов 7 и 7 вьфабатываютс значевыхода коммутатора 7 ;

, ;

3

4

2 - величина на выходе одноразр дного сумматора 8; О - величина на выходе многовходового многоразр дного сумматора 9.

По переднему фронту синхроимпульса , поступающего с тактового входа 13 на синхровход регистра 14, указанна сумма на выходе сумматора 9 запи- сьшаетс в регистр 14. После этого по заднему фронту синхроимпульсов, поступающих с входа 13 на суммирующие входы реверсивных счетчиков 5 - 5 , все реверсивные счетчики 5 - 5 устанавливаютс в единицу. На этом первый такт работы устройства закончен .

При поступлении новых значений кодов Хо и YO на входы устройства схема работает аналогично. Так, при поступлении на входы новых двух чисел Х 1,11„2и -1,ц,,. и Y j 0,01„2„ 1II дина выходе регистра 14 образуетс код искомого произведени X j х X Y -1.

Описанным отслеживанием положительных и отрицательных приращений сомножителей можно довести их до произвольного значени , умещающегос в разр дную сетку умножител .

Claims

Формула изобрете.ни

Умножитель, содержащий генератор импульсов, восемь коммутаторов, четыре реверсивных счетчика, четыре схемы сравнение, три многоразр дных сумматора , причем входы знаковых разр дов первого и второго сомножителей умножител соединены с первым и вторым информационньми входами первого мно

ного сумматора 8 образуетс число,. равное сумме двух единиц, снимаемых с выходов Больше схем 6, и 6 сравнени и поступающих на входы одноразр дного сумматора 8 через первый

10.

и второй 1Oj элементы ИЛИ соотТаким образом, на выходе шести- входового многоразр дного сумматора 9 образуетс код числа, равного сум- 15 ме следующих чисел:

;

3

4

го го

25

горазр дного сумматора, входы абсо- лютной величины первого и второго

сомножителей умножител соединены С первым- и вторым информационными входами второго многоразр дного сумматора , первые выходы первого, второго,

30 третьего и четвертого коммутаторов соединены с суммирующими входами второго , третьего и четвертого счетчиков соответственно, вычитающие входы- которых соединены с вторыми выходами

35 первого, второго, третьего и четвертого коммутаторов соответственно, первые и вторые управл ющие входы которых соединены с первыми и.вторыми управл ющими входами п того, шестого,

40 седьмого и восьмого коммутаторов, с выходами Больше и Меньше соответственно первой, второй, третьей и четвертой схем сравнени , входы первых чисел которых соединены с вьпсо-

45 дами первого, второго, третьего и четвертого счетчиков соответственно, выходы первого и второго многоразр дных сумматоров соединены с входами второго числа первой и четвертой схем

50 сравнени соответственно, входы зна-ч кового разр да первого и абсолютной величины второго сомножителей умножител соединены с соответствующими входами второго числа второй схемы

55 сравнени , вход знакового разр да второго и абсолютной величины первого сомножителей умножител соединены с соответствующими входами второго числа .третьей схемы сравнени , о т 513270936

личающийс тем, что, с соединен с информационным входом ре- целью сокращени аппаратурных затрат, гистра, выход которого вл етс выхо- в него введены одноразр дный сумма- дом результата умножител и соеди- тор, два элемента ИЛИ и регистр, при- нен с п тым информационным входом чем тактовый вход умножител соединен многоразр дного сумматора, шестой. ,с информационными входами первого, информационный вход которого соеди- второго, третьего и четвертого комму- нен с выходом одноразр дного суммато- таторов и тактовым входом регистра, ра, первый и второй информационные выходы первого, второго, третьего и входы которого соединенв с выходами четвертого счетчиков соединены с пр - (О соответственно первого и второго эле- мыми и инверсными информационными ментов ИЛИ, первый и второй входы входами соответственнр п того, шёсто- первого элемента ИЛИ соединень с вы- го, седьмого и восьмого коммутаторов, ходами Больше и Меньше первой выходы которых соединены с первым, схемы сравнени , выходы Больше и вторым, третьим и четвертым информа- 15 Меньше четвертой схемы сравнени д онными входами третьего многораз- соединены с первым и вторым входами р дного сумматора, выход которого второго элемента ИЛИ.