SU1309020A1 - Устройство дл умножени - Google Patents
Устройство дл умножени Download PDFInfo
- Publication number
- SU1309020A1 SU1309020A1 SU853993540A SU3993540A SU1309020A1 SU 1309020 A1 SU1309020 A1 SU 1309020A1 SU 853993540 A SU853993540 A SU 853993540A SU 3993540 A SU3993540 A SU 3993540A SU 1309020 A1 SU1309020 A1 SU 1309020A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- multiplier
- counter
- adder
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычисли- тельной технике и предназначено дл использовани в цифровых вычислительных машинах различного назначени , в частности в цифровых интегрирующих машинах. Цель изобретени - расширение функциональных возможностей за счет выполнени операции умножени в дополнительных кодах - достигаетс за счет введени элемента И 8, элемен- . та ИЛИ 9, группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4 в устройство, содержащее накапливающий сумматор 6, элемент И, реверсивный счетчик 3, схему 5 сравнени и регистры множимого 1 и множител 2, а схема сравнени содержит сумматор 15, группу элементов НЕ 16, элементы ИЛИ-НЕ 17, 18. 1 ил. 00 о :о О о э
Description
1
Изобретение относитс к вычислиельной технике и предназначено дл спользовани в цифровых вычислительых малинах различного назначени , в астности в цифровых интегрирующих ашинах. .
Цель изобретени - расширение функциональных возможностей устройства за счет выполнени операции умножени в дополнительных кодах;
На чертеже представлена функциональна схема устройства дл умноже- ни . ..
Устройство содержит регистры 1 и 2 множител и множимого соответственно , счетчик 3, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, схему 5 сравнени , накапливающий сумматор 6, первый 7 и второй 8 элементы И, элемент ИЛИ 9, входы 10 и 11 множител и множимого, тактовый вход 12, вход 13 пуска, выход 14 результата. Схема
5сравнени содержит сумматор 15, группу элементов НЕ 16, два элемента ИЛИ-НЕ 17 и 18, вход 19 логической единицы. Накапливающий сумматор
6содержит сумматор 20 и регистр .21,
При подаче импульса на синхровход регистра 21 к его содержимому прибавл етс входной код. Разр дность сумматора 20 и регистра 21 равна N n+m, где п - разр дность множимого , m - разр дность множител . Старшие N-m входов первой группы входов сумматора 20 объединены С т-входом.
Устройство работает следующим об- разом,
На входы 10 подаетс двоичный код
13
множител , на. входы 11 - двоичный код 40 с ), то равенство кодов в регистре 2 множимого, а на вход 12 - тактовые
и счетчике 3 нарушаетс , и на выходе блока 5 сравнени по вл етс сигнал (А «В). При этом код в счетчике 3 отслеживает код регистра 2, а в наимпульсы с периодом ч, ,
После включени устройства на вход 13 подаетс сигнал Пуск, которьш устанавливает счетчик 3 и накапливающий сумматор 6 в нулевые состо ни , а в регистре 1 записывает код множител . Код множимого записываетс в регистр 2 по заднему фронту тактовых импульсов . Пусть код множимого положительный , тогда схема 5 сравнени выдает единичный сигнал на выходе А В элемента 18, которьй разрешает работу элемента И 7. Тактовые импульсы проход через элемент И 7, поступают на вход сложени счетчика 3, который переключаетс по заднему фро ту счетного импульса. Одновременно импульсы с выхода элемента И 7 через
3090202
элемент ИЛИ 9 поступают на синхровходi накапливающего сумматора 6, обеспечива прибавление к его содержимому кода множител . После сравнени кодов
5 регистра 2 и счетчика 3 сигнал А В на выходе схемы 5 сравнени становитс нулевым и дальнейшее прохождение тактовых импульсов на входы счет- чика 3 и накапливающего сумматора 6
О прекращаетс . При этом в накапливающем сумматоре 6 будет код, равный А С, где С - код множител , А - код множимого.
Произведение имеет знак множител ,
5 так как множитель суммируетс в накапливающем сумматоре без изменени знака. Пусть множимое отрицательное, представленное дополнительным кодом. Схема 3 сравнени выдает единичный
20 сигнал на выходе А- В и на счетчик поступают импульсы по вычитающему входу. Одновременно единичньй сигнал , поступа на элементы 4 и на вход переноса сумматора 6, произ водит преобразование кода множител в обратный код и добавл ет в младший разр д накапливающего сумматора 6 единицу. При поступлении каждого тактового сигнала на синхровход на30 капливающего сумматора 6 от его содержимого вычитаетс код множител . При сравнении кода регистра 2 и счетчика 3 сигнал А - В устанавливаетс нулевым, при этом в суммато35 ре & находитс код произведени . Знак произведени будет обратным по отношению к знаку множител . Если в установившемс режиме код множимого начинает плавно увеличиватьс (уменьшатьс ), то равенство кодов в регистре 2
и счетчике 3 нарушаетс , и на выходе блока 5 сравнени по вл етс сигнал (А «В). При этом код в счетчике 3 отслеживает код регистра 2, а в накапливающий сумматор 6 прибавл етс (отнимаетс ) код множител . Код на выходе сумм:атора 6 отслеживает значение произведени А-С.
При умножении плавно измен ющегос множимого на посто нный множитель целесообразно вход 13 пуска соединить с синхровходом регистра 1 множител , а тактовый вход 12 - с синхровходом регистра 2 множимого.
55
; Ф О р м ула изобретени
Устройство дл умножени , содержащее регистры множимого и множител , накапливающий сумматор, схему
сравнени , счетчик,первьгй элемент И 1
причем входы множимого и множител
устройства вл ютс информационными входами регистров множимого и множител соответственно, выход регистра множимого соединен с входом первого числа схемы сравнени , выход Больше которьй соединен с первым входом первого элемента И, второй вход которого вл етс тактовым входом устройства, выход накапливающего сумматора вл етс выходом результата устройства, выход первого элемента И соединен с суммирующим входом счетчика, выход которого соединен с входом второго числа схемы сравнени , отличающеес тем, что, с целью расширени функциональных возможностей за счет вьшолнени операции умножени в дополнительных кодах, в него введены группа элемен- тов ИСКЛЮЧАЩЕЕ ИЛИ, второй элемент «И и элемент ИЛИ, причем выход МеньСоставитель Н.Маркелова Редактор Н.Тупица Техред В.Кадар Корректор М.Демчик
Заказ 1799/41 Тираж 673Подписное
ВНИИПИ Государственного комитета СССР
по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб,, д. 4/5
Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4.
5
0
ше схемы сравнени соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и второго элемента И и входом переноса накапливающего сумматора , информационный вход i-ro разр да которого (где ,...,га, т-разр дность множител ) соединен с выходом i-ro элемента ИСКЛЮЧАЩЕЕ ШШ группы, второй вход которого соединен с выходом i-ro разр да регистра множител , синхровход накапливающего сумматора соединен с выходом элемента ШШ, первый вход которого соединен , с выходом первого элемента И второй вход которого соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ШШ и вычитающим входом счетчика, информационный вход j-ro разр да накапливакнцего сумматора (где ,...,N; , п - разр дность множимого) соединен с выходом т-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы.
Claims (1)
- Устройство для умножения, содержащее регистры множимого и множите1309020 ля, накапливающий сумматор, схему сравнения, счетчик,первый элемент И,1 -..... ' причем входы множимого и множителя устройства являются информационными входами регистров множимого и множителя соответственно, выход регистра множимого соединен с входом первого числа схемы сравнения, выход Больше который соединен с первым входом первого элемента И, второй вход которого является тактовым входом устройства, выход накапливающего сумматора является выходом результата устройства, выход первого элемента И соединен с суммирующим входом счетчика, выход которого соединен с входом второго числа схемы сравнения, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения операции умножения в дополнительных кодах, в него введены группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И и элемент ИЛИ, причем выход Мень4 те схемы сравнения соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы и второго элемента И и входом переноса накапливающего сум5 матора, информационный вход i-ro разряда которого (где i=1,.,.,т, т-разрядность множителя) соединен с · выходом ΐ-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, второй вход которого соеди10 нен с выходом i-ro разряда регистра множителя, синхровход накапливающего сумматора соединен с выходом элемента ИЛИ, первый вход которого соединен. с выходом первого элемента Иь '5 второй вход которого соединен с вторым входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ и вычитающим входом счетчика, информационный вход 20 j-ro разряда накапливающего сумматора (где j=m+1,...,N; N=m+n, η разрядность множимого) соединен с выходом m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853993540A SU1309020A1 (ru) | 1985-12-23 | 1985-12-23 | Устройство дл умножени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853993540A SU1309020A1 (ru) | 1985-12-23 | 1985-12-23 | Устройство дл умножени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1309020A1 true SU1309020A1 (ru) | 1987-05-07 |
Family
ID=21211266
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853993540A SU1309020A1 (ru) | 1985-12-23 | 1985-12-23 | Устройство дл умножени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1309020A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9858076B2 (en) | 2003-06-30 | 2018-01-02 | Intel Corporation | SIMD sign operation |
-
1985
- 1985-12-23 SU SU853993540A patent/SU1309020A1/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1081640, кл. G 06 F 7/52, 1982. Авторское свидетельство СССР № 794635, кл. G 06 F 7/52, 1979. * |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9858076B2 (en) | 2003-06-30 | 2018-01-02 | Intel Corporation | SIMD sign operation |
US10474466B2 (en) | 2003-06-30 | 2019-11-12 | Intel Corporation | SIMD sign operation |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1309020A1 (ru) | Устройство дл умножени | |
US4958313A (en) | CMOS parallel-serial multiplication circuit and multiplying and adding stages thereof | |
SU1137461A1 (ru) | Троичный сумматор | |
US11476866B2 (en) | Successive approximation register using switched unit elements | |
US20220244915A1 (en) | Layout Structure for Shared Analog Bus in Unit Element Multiplier | |
US20220244914A1 (en) | Differential Unit Element for multiply-accumulate operations on a shared charge transfer bus | |
SU374643A1 (ru) | Реверсивный десятичный счетчик | |
SU1016779A1 (ru) | Вычислительное устройство | |
SU1026141A1 (ru) | Конвейерное устройство дл вычислени гиперболических функций | |
SU1517026A1 (ru) | Устройство дл делени | |
SU1170462A1 (ru) | Устройство дл быстрого преобразовани Фурье | |
SU1137463A1 (ru) | Устройство дл умножени | |
SU1388852A1 (ru) | Устройство дл умножени | |
SU1481749A1 (ru) | Устройство дл умножени | |
SU1280616A1 (ru) | Устройство дл возведени в квадрат | |
SU1111154A1 (ru) | Устройство дл умножени | |
SU1495783A1 (ru) | Устройство дл умножени троичного кода на два | |
SU440795A1 (ru) | Реверсивный двоичный счетчик | |
RU2018933C1 (ru) | Устройство для деления | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
RU2018932C1 (ru) | Матричное устройство для умножения и деления | |
SU1309019A1 (ru) | Устройство дл умножени | |
SU734674A1 (ru) | Устройство дл сравнени двоичных чисел | |
SU1233136A1 (ru) | Устройство дл умножени | |
SU1716536A1 (ru) | Устройство дл умножени матриц |