SU1716536A1

SU1716536A1 - Устройство дл умножени матриц

Info

Publication number: SU1716536A1
Application number: SU894751295A
Authority: SU
Inventors: Юрий Станиславович Каневский; Мария Константиновна Клименко; Сергей Эдуардович Котов; Сергей Григорьевич Овраменко
Original assignee: Киевский Политехнический Институт Им.50-Летия Великой Октябрьской Социалистической Революции
Priority date: 1989-10-17
Filing date: 1989-10-17
Publication date: 1992-02-28

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в составе специализированных вычислительных машин. Цель изобретени - сокращение аппаратурных затрат за счет уменьшени числа входов устройства. Цель достигаетс тем, что в устройство, содержащее линейку из К вычислительных модулей (К - размерность матриц) и блок управлени , предварительно записываютс элементы матрицы-множител , а матрица - множимое поступает последовательно на первый информационный вход устройства. Одновременно с вычислением произведени одной пары матриц на второй информационный вход устройства поступают элементы матрицы - множител следующей пары матриц. 5 ил.

Description

Изобретение относитс к вычислительной технике и может быть использовано в составе специализированных вычислительных машин, ориентированных на решение матричных задач.

Цель изобретени - сокращение аппаратурных затрат за счет уменьшени числа входов устройства.

На фиг. 1 изображена структурна схема устройства; на фиг. 2 - функциональна схема вычислительного модул ; на фиг. 3 - пример выполнени узла пам ти; на фиг. 4 - функциональна схема блока управлени ; на фиг. 5 - временные диаграммы, по сн ющие работу блока управлени .

Устройство (фиг. 1) содержит вычислительные модули 1.1-1,К, где К- размерность

перемножаемых матриц, и блок управлени 2. . .... . ....

Каждый вычислительный модуль (фиг. 2) содержит первый регистр 3, умножитель 4, сумматор 5, второй регистр 6, узел пам ти 7, блок регистров 8 и элемент НЕ 9.

Узел пам ти 7 (фиг.4) содержит адресуемый регистр 10, регистр 11. дешифраторы 12 и 13, регистры 14 и 15.

Блок управлени (фиг. 4) содержит регистр 16, элементы ИЛИ 17 и 18, счетчики 19 и 20, дешифраторы 21 и 22, триггер 23.

При реализации умножени матриц устройство вычисл ет выражение вида

C-A B ai.bjn} Јcin.

Os

сл со

СКгде сщ X щ, , i 1

ац - элемент матрицы-множимого А;

bjn - элемент матрицы-множител В;

cin - элемент матрицы-результата С,

l-1,M;J-1,K;n-1,R.

Рассмотрим работу устройства при . На первый информационный вход устройства подаютс элементы матрицы А, на второй информационны вход- элементы матрицы В, причем во врем умножени матриц А и В через второй информационный вход устройства загружают- с элементы матрицы G с тем, чтобы после окончани подачи элементов матрицы А можно было начинать умножение следующей пары матриц F и G.

Предварительно в узлы пам ти 7 долж- ны быть загружены элементы матрицы В по строкам (i- строка находитс в узле пам ти 71) по четным адресам (триггер 23 блока управлени в нулевом состо нии). В соответствии с адресами, поступающими на первый и второй адресные входы узла пам ти , информаци записываетс соответственно в регистры 14 и 15. Кроме того, по адресу, выбранному дешифратором 13, в адресуемый регистр 10 записываетс ин- формаци с выхода регистра 11.

В первом такте управл ющие сигналы с выходов блока управлени 2 фиксируютс в блоке регистров 8.1. На первый информационны вход устройства поступает элемент а11, который принимаетс в регистр 3.1, Из узла пам ти по адресу 101 выбираетс Ы1. В умножителе 4.1 формируетс произведение а11Ы1, которое поступает в сумматор 5.1 и в конце такта принимаетс в регистр 6.1. В этом же такте на первый информационный вход устройства поступает элемент новой матрицы G 31 по адресу 101 (элементы матрицы G записываютс по нечётным адресам, триггер 23 в нулевом состо нии).

Во втором такте управл ющие сигналы с выхода блока регистров 8.1 фиксируетс в блоке регистров 8.2. На первый информационный вход устройства поступает элемент а 12, который принимаетс в регистр 3.2 и на выходе сумматора 5.2 формируетс промежуточный результат aiibn+ 312021, который в конце такта принимаетс в регистр 6.2. Элемент 021 считываетс из узла пам ти по адресу 010. В этом же такте на выходе сум матора 5.1 формируетс результат anbi2. который принимаетс в регистр 6.1.

В третьем такте из узла пам ти 7.3 считываетс Ьз1 по адресу 000. На первый информационный вход устройства поступает элемент a is, который принимаетс в регистр 3.3 и на выходе сумматора 53 формируетс первый элемент результирующей матрицы ci2 атзЬз1+ ai2b2i+ anbn, который в конце такта принимаетс в регистр 6.3. В этом же

Claims

такте в вычислительном модуле 1.2 формируетс промежуточный результат anbi2+ ai2D22, а в вычислительном модуле - 1.1 - aiibia. В этом же такте на первый информационный вход устройства поступает элемент Gl2Дальнейша работа устройства аналогична описанной. Последний элемент матрицы - результата сзз формируетс в вычислительной модуле 1.3 на одиннадцатом такте. На дес том такте в вычислительном модуле 1.1 начинает формироватьс произведение новой пары матриц F и G. Формула изобретени 1. Устройство дл умножени матриц, содержащее К вычислительных модулей (К - размерность матриц), каждый из которых содержит два регистра, умножитель и сумматор , причем первый информационный вход 1-го вычислительного модул ,К) подключен к первому информационному выходу ()-1)-го вычислительного модул , первый информационный выход К-го вычислительного модул вл етс выходом устройства , в каждом вычислительном модуле первый информационный вход подключен к первому входу сумматора, второй вход которого подключен к выходу умножител , первый вход которого подключен к выходу первого регистра, информационный вход которого подключен к второму информационному входу вычислительного модул , первый информационный выход которого подключен к выходу второго регистра, информационный вход которого подключен к выходу сумматора, отличающеес тем, что, с целью сокращени аппаратурных затрат за счет уменьшени числа входов устройства , оно содержит блок управлени , а каждый вычислительный модуль содержит блок регистров, элемент НЕ, узел пам ти, причем первый и второй входы блока управлени вл ютс соответственно синхровхо- дом и входом начальной установки адреса узла пам ти устройства, первый информационный вход которого подключен к объединенным вторым йнформациониым входам всех вычислительных модулей, первый и третий информационные входы первого вычислительного модул подключены соответственно ко входу логического нул и второму информационному входу устройства , первый, второй и третий выходы блока управлени подключены соответственно к разр дам, кроме младшего, входа адреса узла пам ти, младшему разр ду входа адреса узла пам ти и входу синхронизации ввода элементов матрицы первого вычислительного модул , вход адреса узла пам ти и вход синхронизации ввода элементов матрицы i-ro вычислительного модул подключены к одноименным выходам I- 1 -го вычислительного модул , в каждом вычислительном модуле разр ды входа адреса узла пам ти, кроме младшего, млад- ший разр д входа адреса узла пам ти и вход синхронизации ввода элементов матрицы подключены к информационным входам со ответственно первого, второго и третьего регистров блока, выход первого регистра которого подключен к объединенным первому и второму входам адреса узла пам ти и разр дам, кроме младшего, выхода адреса узла пам ти вычислительного модул , младший разр д которого подключен к младшему разр ду первого входа адреса узла пам ти, входу элемента НЕ и выходу второго регистра блока, выход третьего регистра которого подключен к синхровходу первого регистра и выходу синхронизации ввода элементов матрицы вычислительного модул , выход элемента НЕ подключен к младшему разр ду второго входа адреса узла пам ти, информационный вход которого вл етс третьим информационным входом вычисли- тельного модул , второй информационный выход которого подключен к первому информационному выходу узла пам ти, второй информационный выход которого подключен ко второму входу умножител ,
2. Устройство по п.1. о т л и ч а ю щ е е- с тем. что блок управлени содержит. регистр, два элемента ИЛИ, два счетчика, два дешифратора и триггер, причем первый вход блока управлени подключен к синхровходу регистра и первым входам первого и второго элементов ИЛИ, выходы которых подключены к счетным входам соответственно первого и второго счетчиков, объеди- ненные входы установки которых подключены к выходу регистра, информационный вход которого вл етс вторым входом блока управлени , первый выход которого подключен к выходу первого счетчика и входу первого дешифратора, выход которого подключен ко второму входу первого элемента ИЛИ, входу обнулени второго счетчика, второму выходу блока управлени , третий выход которого подключен к выходу триггера, счетный вход которого подключен ко второму входу второго элемента ИЛИ и выходу второго дешифратора , вход которого подключен к выходу второго счетчика.

/

1.1

Т

V

«н

,...Ј ,

«

-

/./Г

Фиг.1

1716536

1.1

8

1Ф

::ifnJ

07./

//

to

L J.

П

J

1 -4--J

Фиг.З

t-i

I

Ш

J

Загрузм матрицы

операндам кг-такт , - 7 ..

--4 ( 7 I Z .1

Фиг А