SU1298859A1

SU1298859A1 - Адресное устройство дл цифрового фильтра

Info

Publication number: SU1298859A1
Application number: SU853981542A
Authority: SU
Inventors: Владимир Александрович Колюскин; Виктор Иванович Джиган
Original assignee: Московский институт электронной техники
Priority date: 1985-10-18
Filing date: 1985-10-18
Publication date: 1987-03-23

Abstract

Изобретение относитс к специализированным средствам вычислительной техники и может быть использовано дл цифровой обработки сигналов, в частности дл цифровой фильтрации в различных цифровых комплексах. Цель изобретени - повьшение быстродействи . Поставленна цель достигаетс за счет того, что устройство содержит первую .группу из (2Р+1) регистров сдвига 1.1-1.2Р+, вторую 2.1-2.2Р и третью 3.1-3.2Р, группы из 2 регистров сдвига, мультиплексоры 4.1- 4.2Р, (Р - пор док фильтра), блок 5 пам ти, регистр 6 указател таблиц, блок элементов ИЛИ 7, тактовые входы 8, элементы ИЛИ 9.1-9.2Р+1, формирователь 10 адреса, шину 11 данных и выход 12 адреса. 3 ил. ю

Description

1129

Изобретение относитс к специализированным средствам вычислительной техники и может быть использовано дл цифровой обработки сигналов, в частности дл цифровой фильтрации в различных цифровых комплексах.

Цель изобретени - повышение быстродействи адресного устройства.

На фиг. 1 изображена функциональна схема адресного устройства дл цифрового фильтра; на фиг. 2 - функциональна схема формировател адреса; на фиг. 3 - временные диаграммы работы адресного устройства.

Адресное устройство содержит первую 1 .1-1 .2P-t-l/вторую 2,1-2.2Р и третью 3.1-3.2Р группы регистров сдвига, 2Р мультиплексоров 4,1-4.2Р, блок 5

пам ти, регистр 6 указател таблиц; блок ИЛИ 7 элементов, тактовые входы 8, 2Р+1 элементов ИЛИ 9.1-9.2Р+1, формирователь 10 адреса, шину 11 дан- Hbix, информационный выход 1 2 адреса устройства.

Формирователь 10 адреса (фиг. 2) содержит информационный вход 13, управл ющий вход 14, первый 15 и второй 6 выходы, регистр 17, блок 18

где X(n) и Y(n) - входные и выходные операнды многозвенного фильтра. .

20

25

При параллельном соединении звеньев сложного фильтра аналогичные св зи имеют следующий вид:

X (п) Х(п);

гт

Y(n) 11: Y(n), m 1,2,...,М (3).

-t

Из соотношений (1)-(3) следует, что

сравнени , счетчик 19 (адресов), сум- - реализаци многозвенных цифровых фи ., f . ni ттт-ГЯГЧ/ЛТ о Т ТЛГТЛОПГ Г ТТО г r r ntrt-rV ТГРТЛОЙРТ-

льтров В микропроцессорных устройствах сводитс к двум группам действий: вычислению базовых звеньев Р-го пор дка (1) и подготовка операндов дл очерёдного звена, котора сводитс в

матор 20 и мультиплексор 21 ( сов) .

Работу фильтра можно описать разностным уравнением

РР

Y (п) (n-i) +Г .(n-i) , основном к операци м пересылки операн-.

Цп - 1 m -г t «/-о /04

(I) дов С учетом соотношении (2) и (3). При использовании принципа распре (т 1,2,.,.,М) ной операнды т-го . деленной арифметики, расчет базового звена в k-й мо- звена (I) осуществл етс в соответст1:0

где X(k) и Y(k) - входной и выход40

мент времени;

8J-i

Y(n) 11:2 PlXJn),XJn-l),...,XJn-P), Y(n-l),..., Y(n-P)J , xjn-l),...,x;(n-P), Y;(n-I),...,Y;(n-P),

где (n), X(n-l) +...-f X(n-P), Y;(n-l),...,Y;i(n-P)

C - «(- ) (n-p) - Ь,(п-1) -...-bX (n-P);

X(n) - разр д числа X(n), принимающий значение О или 1; В - разр дность обрабатываемых цифровых, фильтров операндов .

Требуемые значени функций Я (О (частичные суммы произведений) дл каждого ш-го звена рассчитываютс

Ь. - коэффициенты фильтра га-го звена;

п - номер обрабатываемой выборки;.

Р - пор док звена

(обычно Р 2,4).

При каскадном построенной многозвенных фильтров входные и выходные переменные звень св заны соотношением

X;,(n-i) X(n-i), i 0,...,Р;

X(n-i) ), m 2,3,...,

,...,M;

X.(n) Y(n),(3)

При параллельном соединении звеньсложного фильтра аналогичные св имеют следующий вид:

X (п) Х(п);

гт

Y(n) 11: Y(n), m 1,2,...,М (3).

-t

соотношений (1)-(3) следует, что

реализаци многозвенных цифровых фи ттт-ГЯГЧ/ЛТ о Т ТЛГТЛОПГ Г ТТО г r r ntrt-rV ТГРТЛОЙРТ-

. деленной арифметик звена (I) осуществ

40

ВИИ с алгоритмом

(4)

(5)

заранее и хран тс в виде таблиц в блоке пам ти микропроцессорной системы . Таблица дл т-го звена выбираетс кодом из регистра указател таблиц, а слово в таблице - кодом, формиру- ; емым из одноименных разр дов о перан- дов X(i), Y(i), наход щихс в регистрах сдвига адресного устройства.

Операции, выполн емые адресным устройством, повтор ютс циклически при расчете очередного звена в каждом новом отсчете сигнала. Рассмотрим работу адресного устройства во врем расчета ш-го звена при обработке п-го входного отсчета.

Исходное состо ние.

Перед началом расчета п-го отсчета в т-м звене в регистрах 1.2-l.I-t-l наход тс операнды Х(п) , .,. ,Х(п-Р+ +1), в регистрах 1.Р+3-1.2Р+1 - операнды Уг„,,(п-1),. . . ,Y,(n-P+l ) , а выСледующа микрокоманда осуществл ет пересылку нового операнда из внутреннего регистра микропроцессора в регистр 1.1 сдвига первой группы адресного устройства. Дл первого звена

численный при расчете предыдущего (in-l)-ro звена результат Y(n) нахо- -5 этим операндом вл етс очередной от- дитс во внутреннем регистре микро- счет входного сигнала Х(п), а дл процессора (не вход щего в состав адресного устройства); который подключен к шине 11 данных. В регистрах 3.1ш-го звена (т 2,3,...,М) - это результат предыдущего, звена Y.(n). В процессе выполнени этой микрокоманды 3.2Р третьей группы в этот момент 20 на соответствующем тактовом входе 8 времени наход тс - выведенные из бло- вырабатываетс сигнал разрешени пака 5 пам ти в процессе расчета (т-1) -го звена операнды, необходимые дл

расчета следующего га-го звена, В ре-

гистрах 3.1-З.Р сдвига третьей груп- - работы всех регистров сдвига первой пы наход тс операнды Х (п-1),..., группы. Этот же сигнал переключает ...,Xj(n-P), а в регистрах З.Р+1 - мультиплексоры 4.1-4.2Р в положение

пропускани на выходы информации от третьей группы регистров сдвига. Таким образом, в результате выполнени этой операции осуществл етс пересылка содержимого регистров 3.1-3.2Р

раллельной записи П31 (фиг. Зв), который через элементы ИЛИ 9.1-9.2Р+1 подаетс на входы управлени режимом

3.2Р сдвига третьей группы - вперан- ды Yrp,(n-l ) ,.. . ,Y(n-P) соответственно . Содержимое регистров 2.1-2.2Р 0 сдвига второй группы, а также регистров 1.1 и 1.Р+2 сдвига первой группы

сдвига третьей группы в регистры 1.2- 1.2Р+1 сдвига первой группы I.2-1.2P+

в данный момент времени не имеет значени ,

Далее микропрограммно выполн етс 35 + соответственно, операци пересылки операндов между По окончании вьшолнени описывае40

. 45

первой, второй и третьей группами регистров сдвига адресного устройства, заверша тем самым подготовку к расчету следующего га-го звена. Кажда микрокоманда вьтолн етс за один машинный цикл, определ емый периодом за дающих тактовых импульсов (фиг. За). Первой микрокомандой в цикле расчета выполн етс микрокоманда пере сьшки Y(n) из внутреннего регистра микропроцессора в регистр 2.Р+1 сдвига второй группы. При выполнении этой микрокоманды на соответствующем тактовом входе вырабатываетс сигнал раллельной записи П32 (фиг. 36), который подаетс на все регистры 2.1- 2.2Р сдвига второй группы. Поэтому одновременно с записью Y,(n) в ремой микрокоманды в регистрах сдвига первой группы наход тс все операнды необходимые дл расчета п-го отсчета на выходе т-го звена, в регистрах сдвига второй группы все операнды, которые необходимо хранить дл вычис лени (п+1)-и выборки на выходе (m-l)звена . Содержимое регистров 3.1- 3.2Р сдвига третьей группы переписано в регистры 1.2-1.2Р+1 сдвига первой группы, следовательно, регистры 3.1-3.2Р сдвига третьей группы готовы к приему новой информации.

Первый тактовый вход и входы 8 задани режима подключены входом управлени режимом работы регистров 1.1- 1.2Р+1 сдвига первой группы через одноименные двухвходовые элементы

гистр 2.Р+1 сдвига второй группы осу- ИЛИ 9.1-9.2Р+1. Такое исключение по- ществл етс пересылка содержимого звол ет, кроме режима одновременной регистров 1.2-1.Р+1, 1.Р+З. - 1.2Р+1 параллельной записи во все регистры сдвига первой группы в 1.1-1.Р, 1.Р- 1.1-1.2Р+1 сдвига первой группы осу 5

О

88594

1 . 2Р второй группы соответственно. При этом операнды Х(п), . . . ,Х,.,(п-Р- 1 ), Y.,(n),...,Y.,(n-p+U будут занесены в регистры 2.1-2.2Р сдвига второй группы соответственно. Эта операци требуетс дл сохранени операндов , необходимых при расчете следующего (п+1)-го отсчета на выходе (m-l)-ro звена.

Следующа микрокоманда осуществл ет пересылку нового операнда из внутреннего регистра микропроцессора в регистр 1.1 сдвига первой группы адресного устройства. Дл первого звена

-5 этим операндом вл етс очередной от- счет входного сигнала Х(п), а дл ш-го звена (т 2,3,...,М) - это результат предыдущего, звена Y.(n). В процессе выполнени этой микрокоманды на соответствующем тактовом входе 8 вырабатываетс сигнал разрешени па

работы всех регистров сдвига первой группы. Этот же сигнал переключает мультиплексоры 4.1-4.2Р в положение

мой микрокоманды в регистрах сдвига первой группы наход тс все операнды, необходимые дл расчета п-го отсчета на выходе т-го звена, в регистрах сдвига второй группы все операнды, которые необходимо хранить дл вычис- лени (п+1)-и выборки на выходе (m-l)ro звена. Содержимое регистров 3.1- 3.2Р сдвига третьей группы переписано в регистры 1.2-1.2Р+1 сдвига первой группы, следовательно, регистры 3.1-3.2Р сдвига третьей группы готовы к приему новой информации.

ИЛИ 9.1-9.2Р+1. Такое исключение по- звол ет, кроме режима одновременной параллельной записи во все регистры 1.1-1.2Р+1 сдвига первой группы осуществл ть микропрограммно загрузку из микропроцессора любого из этих регистров так же, как и регистра указател таблиц.

Далее выполн етс микропрограмма расчета т-го звена цифрового фильтра по формуле (4). При этом с помощью первой группы регистров 1.1-).2Р+1 сдвига формируютс адреса операндов (5). Одновременно осуществл ютс запись на хранение в блок 5 пам ти операндов из регистров 2.1-2.2Р сдвига второй группы и считывание из блока 5 пам ти в регистры 3.1-3.2Р сдвига третьей группы операндов, необходимых дл расчета следующего (т+1)-го, если m М, или первого, если m М звена.

Очередна микрокоманда вьтолн ег операцию сложени , в соответствии с выражением (4), содержимого аккумул тора микропроцессора со значением функции р(-) извлекаемой из главной пам ти микропроцессорной системы по адресу, формируемому блоком 7 элементов ИЛИ, из трех компонент,. Окончательно этот адрес формируетс в блоке 7 элементов ИЛИ логики. Старшие разр ды адреса, определ ющие область пам ти (таблицу), в которой хран тс значени функции f(-) дл рассчитываемого звена, определ ютс кодом, наход щимс в регистре 6 указател таблиц, и кодом, который поступает в блок 7 элементов ИЛИ с первого (L - 1оу В) разр дного выхода формировател 10 адреса. 2Р+1 младших разр дов адреса определ ют конкретные чейки в выбранной области пам ти. Они составлены из значений разр дов операнг ДОВ-, которые наход тс в это врем в младший разр дах регистров сдвига первой группы.

В дальнейшем то множество разр дов

ла ° разрешено считывание информации из блока 8 пам ти в старшие разр ды третьей группы регистров 3.1- 3.2Р сдвига.

5 Четверта микрокоманда по временной диаграмме выполн ет в соответствии с выражением (4) операцию сдвига вправо суммы, накопленной в аккумул торе микропроцессора после выполнени 9 предыдущей микрокоманды сложени . Одновременно на соответствующем тактовом входе В формируетс сигнал UT (фиг. Зд), который подаетс на тактовые входы всех регистров 1 .1-1 . ,

f5 2.1-2.2Р и 3.1-3.2Р сдвига первой и второй и третьей групп соответственно и осуществл етс сдвиг содержимого этих регистров на один разр д вправо. Одновременно со сдвигом содержимого

20 регистров 3.1-3.2Р сдвига третьей группы в их старшие разр ды передним фронтом импульсов и поразр дно записываютс считываемые из блока 5 пам ти операнды, необходимые дл расчета следующего звена.

Две последние микрокоманды повтор ютс В раз. В результате вычисл етс выходна выборка т-го звена Y (п), операнды (m-l)-ro звена Х (п),..., ..., Х„Д(п-Р+1), ,(n) ,... , Y., (п-Рн-1) из второй грзтпы-регистров 2.1-2.2Р сдвига записываютс в блок 5 пам ти по соответствующим адресам, вырабатываемым формирователем 10 адреса, но35 вые операнды дл (т+1)-г6 звена пораз- р дно считываютс из соответствующих чеек блока 5 пам ти в регистры 3.1- 3.2Р третьей группы. После этого описанный цикл пересылки операндов и расчета очередного звена может повтор тьс .

25

30

40

Таким образом, в цикле вычислени

„ - ,-,... т-го звена при обработке п-го отсчета

{Z-, i 1,2,...,N}, которые наход т- осуществл етс запись В срезов 2Р

с в данный момент на последователь- операндов (m-l)-ro звена в отведенную

ных выходах из регистров сдвига первой , второй или третьей группы, условно называетс срезом операндов.

Б процессе выполнени этой микрокоманды высокий, уровень сигнала (фиг. Зг) разрешает запись в блок 5 пам ти среза операндов, который поступает из регистров 2,1-2.2Р сдвига

50

дл этого звена область блока пам ти из В чеек, а В срезов 2Р операндов (т+1)го звена считьшаютс из своей области пам ти. Области пам ти, отведенные дл соответствующих звеньев расположены в блоке 5 пам ти в пор дке возрастани номеров звеньев. Поэтому адрес считьшани всегда должен

второй группы на информационные входыбыть больше адреса записи на 2В, где

блока 5 пам ти. Когда на управл ющийВ - разр дность обрабатываемых слов

вход (записи/считьшани ) блока 8 па-и, м ти поступает нулевой уровень сигнаследовательно , число слов (срезов которое хранитс в блоке 5 пам ти дл

Четверта микрокоманда по временной диаграмме выполн ет в соответствии с выражением (4) операцию сдвига вправо суммы, накопленной в аккумул торе микропроцессора после выполнени 9 предыдущей микрокоманды сложени . Одновременно на соответствующем тактовом входе В формируетс сигнал UT (фиг. Зд), который подаетс на тактовые входы всех регистров 1 .1-1 . ,

5 2.1-2.2Р и 3.1-3.2Р сдвига первой и второй и третьей групп соответственно и осуществл етс сдвиг содержимого этих регистров на один разр д вправо. Одновременно со сдвигом содержимого

0 регистров 3.1-3.2Р сдвига третьей группы в их старшие разр ды передним фронтом импульсов и поразр дно записываютс считываемые из блока 5 пам ти операнды, необходимые дл расчета следующего звена.

Две последние микрокоманды повтор ютс В раз. В результате вычисл етс выходна выборка т-го звена Y (п), операнды (m-l)-ro звена Х (п),..., ..., Х„Д(п-Р+1), ,(n) ,... , Y., (п-Рн-1) из второй грзтпы-регистров 2.1-2.2Р сдвига записываютс в блок 5 пам ти по соответствующим адресам, вырабатываемым формирователем 10 адреса, но5 вые операнды дл (т+1)-г6 звена пораз- р дно считываютс из соответствующих чеек блока 5 пам ти в регистры 3.1- 3.2Р третьей группы. После этого описанный цикл пересылки операндов и расчета очередного звена может повтор тьс .

5

0

В - разр дность обрабатываемых слов

и,

следовательно, число слов (срезов), которое хранитс в блоке 5 пам ти дл

каждого звена. Далее будем считать В 2, где 1 - целое число.

Требуема последовательность адресов записи и считывани информации из блока 5 пам ти вьнисл етс в специ- альном блоке - формирователе 10 адреса (фиг. 2). Вход щий в состав этого блока счетчик 19 адресов наращивает свое значение по переднему фронту сигнала Uj,, поступающему на управл ющий вход 14. Код адреса записи снимаетс со счетчика 19, а код адреса считывани получаетс путем сложени в сумматоре 20 кода, снимаемого со счетчика 19 адресов, с кодом числа 2В, поступающим на второй вход сумматора 20 с младших разр дов регистра 17. Коммутаци этих адресов осуществл етс мультиплексором 21,управ л емьм сигналом . Высокий уровень этого сигнала соответствует прохождению через мультиплексор 21 адреса записи , низкий - адреса считывани . Период расчета М-звенного цифрового фильтра задает.с с помощью блока 18 сравнени . На первый вход блока 18 сравнени подаетс с программно доступного из микропроцессора регистра 17 код числа В. Этот код опре

первой группы подключены к шнне дан ных устройства, последовательные вы ходы всех (2Р+1) регистров сдвига п вой группы подключены к первому вхо ду блока элементов ИЛИ, второй вход которого подключен к разр дному вых ду регистра указател таблиц, выход блока элементов ИЛИ вл етс выходо адреса устройства, последовательный выход i-ro (i 1,2Р) регистра сдви первой группы подключен к последова тельному входу (i+l)-ro регистра сд га первой группы, отличающе ес тем, что, с целью повышени быстродействи , в него введены втор и треть группы по 2Р регистров сдв га в каждой, 2 мультиплексоров, (2P+I) элементов ИЛИ, блок пам ти и формирователь адреса, причем разр д ньш выход j-ro (j 2,2P+l--j Р+2) регистра сдвига первой группы подкл чен к разр дному информационному вх ДУ (j-l)-ro регистра сдвига второй группы, разр дный информационньш вх ( Р+1)-го регистра сдвига второй гру пы подключен к шине данных устройст ва, последовательный выход i-ro регистра сдвига второй группы подключен к информационному входу i-ro ра

дел ет период расчета М-звенного филь-30 блока пам ти, выход i-ro раз- тра, обрабатывающего В-разр дные слова , и максимальный адрес чейки блор да которого подключен к последова тельному информационному входу i-ro регистра сдвига третьей группы, раз р дный выход которого подключен к п

р да которого подключен к последовательному информационному входу i-ro регистра сдвига третьей группы, разр дный выход которого подключен к перка 5 пам ти, отведенной дл хранени срезов операндов. На второй вход блока 18 сравнени подаетс текущий код 35 вому информационному входу i-ro мультиплексора , второй информационный вход которого подключен к шине данных устройства, а выход i-ro мультиплексора подключен к разр дному информациадреса с выходов счетчика 19. При совпадении этих кодов блок 18 сравнени формирует сигнал обнулени счетчика 19.

После этого цикл обработки очеред-40 энному входу (i+l)-ro регистра сдвиного отсчета в М-звенном фильтре повтор етс . (L - log В) старших разр дов счетчика адресов содержат код номера рассчитываемого звена, где L - полна р азр дность счетчика адресов 45 L 1о§2(М; В). Этот код с первого выхода 16 формировател 10 адреса подаетс на третий вход блока 7 элементов ИЛИ.

Claims

50 Формула изобретени Адресное устройство дл цифрового фильтра, содержащее первую группу из 2Р+1 (Р - пор док фильтра) регистров сдвига, регистр указател таблиц и блок элементов ИЛИ, причем разр дные информационные входы регистра указател таблиц и первого регистра сдвига

га первой группы, управл ющие входы 2Р мультиплексоров и первые входы (2Р+1) элементов ИЛИ объединены и вл ютс первым тактовым входом устройства , вторые входы {2Р+1) элементов ИЖ вл ютс входами задани кода режима устройства, вторым тактовым входом которого вл етс вход разрешени записи регистра указател таблиц , выход 1-го (, 2Р+1) элемента ИЛИ подключены к входу разрешени записи 1-го регистра сдвига .первой группы, тактовые входы регистров сдви- сдвига первой, второй и третьей групп объединены и вл ютс третьим тактовым входом устройства, входы разрешени параллельной записи регистров сдвигов второй группы объединены и

5 fO 5 20 88598

первой группы подключены к шнне данных устройства, последовательные выходы всех (2Р+1) регистров сдвига первой группы подключены к первому входу блока элементов ИЛИ, второй вход которого подключен к разр дному выходу регистра указател таблиц, выход блока элементов ИЛИ вл етс выходом адреса устройства, последовательный выход i-ro (i 1,2Р) регистра сдвига первой группы подключен к последовательному входу (i+l)-ro регистра сдвига первой группы, отличающеес тем, что, с целью повышени быстродействи , в него введены втора и треть группы по 2Р регистров сдвига в каждой, 2 мультиплексоров, (2P+I) элементов ИЛИ, блок пам ти и формирователь адреса, причем разр д- ньш выход j-ro (j 2,2P+l--j Р+2) регистра сдвига первой группы подключен к разр дному информационному вхо- ДУ (j-l)-ro регистра сдвига второй группы, разр дный информационньш вход (Р+1)-го регистра сдвига второй группы подключен к шине данных устройства , последовательный выход i-ro ре гистра сдвига второй группы подключен к информационному входу i-ro раз25

-30 блока пам ти, выход i-ro раз- блока пам ти, выход i-ro раз-

р да которого подключен к последовательному информационному входу i-ro регистра сдвига третьей группы, разр дный выход которого подключен к первому информационному входу i-ro мультиплексора , второй информационный вход которого подключен к шине данных устройства, а выход i-ro мультиплексора подключен к разр дному информацига первой группы, управл ющие входы 2Р мультиплексоров и первые входы (2Р+1) элементов ИЛИ объединены и вл ютс первым тактовым входом устройства , вторые входы {2Р+1) элементов ИЖ вл ютс входами задани кода режима устройства, вторым тактовым входом которого вл етс вход разрешени записи регистра указател таблиц , выход 1-го (, 2Р+1) элемента ИЛИ подключены к входу разрешени записи 1-го регистра сдвига .первой группы, тактовые входы регистров сдви- сдвига первой, второй и третьей групп объединены и вл ютс третьим тактовым входом устройства, входы разрешени параллельной записи регистров сдвигов второй группы объединены и

вл ютс четвертым тактовым входом устройства, п тым тактовым входом которого вл ютс соединенные между собой вход чтени /записи блока пам ти и управл ющий вход формировател аг- реса, информационный вход которого подключен к шине данных устройства, а первый и второй выходы формировател адреса подключ ены соответственно к третьему входу блока элементов ИЛИ и адресному входу блока пам ти, причем формирователь адреса содержит регистр , блок сравнени ,, счетчик адресов , сумматор и мультиплексор, выход регистра подключен к первым входам блока сравнени и сумматора, вьгеод

1 рт ;,,

L..

а Цш(/ш микро- опанд

хСигна ° П32

X Сигнал ffSI

2 % д UT

Редактор В. Петраш

Составитель А. Баранов Техред А.Кравчук

Заказ 896/57 Тираж 902Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д, 4/5

Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

которого подключен к первому информационному входу мультшшексора, второй информационный вход которого соединен с вторыми входами cy мaтopa и блока сравнени и подключен к информационному выходу сч&тчггка, вход обнулени которого подключен к выходу блока сравнени , информационный выход счетчика и выход мультиплексора вл ютс соответственно первым и вторым выходами формировател адреса, информационным входом которого вл етс информационный вход регистра, а счетный вход счетчика соединен с управл ющим входом мультиплексора и вл етс управл ющим входом формировател адреса,

16

ti

IS

го

Vut.i

Корректор Г. Решетник