SU1640709A1 - Устройство дл выполнени быстрого преобразовани Фурье - Google Patents

Abstract

Устройство предназначено дл  выполнени  быстрого преобразовани  Фурье (БПФ), которое используетс  при цифровой обработке сигналов, и может примен тьс  в качестве сопро- i цессора универсальной микроЭВМ дл  повышени  ее производительности при вычислении спектра сигналов и их фильтрации в частотной области Цель изобретени  - сокращение объема аппаратурных затрате Устройство содержит арифметический блок, блок сдвиговых регистров, содержащий восемь сдвиговых регистров, блок синхронизации и коммутатора Устройство выполн ет базовую операцию БПФ над данными, Хран щимис  в пам ти микроЭВМ в виде таблицы элементов выборки и таблицы поворотных множителей о Выборка данных из таблиц, передача их в устройство и прием результатов вычислений выполн ютс  под управлением микроэвм, 1 з о п. ф-лы, 2 ил о (О (Л

Description

Изобретение относитс  к вычислительной технике и предназначено дл  выполнени  быстрого преобразовани  Фуръе (БПФ), которое используетс  при цифровой обработке сигналово

Цепь изобретени  - сокращение аппаратурных затрато

На фиг„1 представлена схема устройства; на фиг02 - временна  диаграмма работы устройства,,

Устройство содержит дешифратор 1 адреса; блок 2 синхронизации, содержащий счетчик 3 тактов, управл емый генератор 4 и распределитель 5 синхросигналов , блок 6 сдвиговых регистров, содержащий восемь сдвиговых регистров 6Л-6..8, коммутатор 7, арифмети-.

ческий блок 8, содержащий конвейерный умножитель 9 комплексных последовательных знакоразр дных двоичных чисел 7, блок 10 задержки, конвейерный вычитатель 11 комплексных последовательных знакоразр дных двоичных чисел и конвейерный сумматор 12 комплексных последовательных знакоразр Д ных двоичных чисел.

Устройство работает следующим об разом

Перед выполнением БПФ сигнал с выхода счетчика 3 запрещает работу генератора 4 и устанавливает блок 6 в режим ввода-вывода данных (фиг,, 2)0 При наличии адреса А1 на адресном i входе устройства на первом выходе де-

G5 Ј

шифратора 1 вырабатываетс  импульс, который через первый вход распределител  5 проходит на его соответствующий выход и поступает на тактовый вход блока 6о При этом в регистры 6„1, 6„2 вводитс  слово данных с информационного входа устройства, а в каждый следующий регистр вводитс  слово данных с выхода предыдущего ре- J гистра„

После занесени  операндов в регистры 6.1-6о6 при наличии на адресном входе устройства адреса А2 на втором выходе дешифратора 1 вырабатываетс  | импульс, по которому с входа Д1 устройства в счетчик 3 заноситс  код числа тактов Сигнал с выхода счетчика 3 разрешает работу генератора 4 и переводит блок 6 в режим обмена данны- 2 ми с арифметическим блоком 80

В момент выдачи генератором 4 первого тактового импульса сигнал с соответствующего выхода распределител  5 удерживает коммутатор 7 в закрытом состо нии При этом в арифметическом блоке 8 фиксируетс  наличие уровней логической единицы на первом и втором входе каждого операнда, т0ес состо ние маркера, по которому опреде-j л етс  начало очередного цикла работы

Во втором такте значение уровн  сигнала на соответствующем выходе распределител  5 измен етс , коммутатор 7 открываетс  и подключает выходы регистров 601, 6оЗ, 605 к соответствующим выходамо В арифметический блок 8 при этом занос тс  старшие разр ды операндов

В третьем и последующих тактах по 4 сигналу с соответствующего выхода распределител  5, коммутатор 7 подключает выходы регистров 602, 604, 606 к соответствующим выходам, а импульс с выхода генератора 4 через второй вход распределител  5 поступает на тактовый вход блока 6, вызыва  сдвиг информации в регистрах 601-608,

Очередные разр ды опер андов поступают при этом на соответствующие вхо- „ ды арифметического блока 8 и далее на входы умножител  9 и блока 10 задержки ,, „Разр ды соответствующего операнда с выхода блока 10 задержки поступают на первые входы вычислител  11 „ и сумматора 12, на вторые входы ко1- торых поступают одноимённые разр ды произведени  операндов с выхода умножител  90

2

3

Задержанные на k тактов одноименные разр ды результатов с выходов вы- читател  11 и сумматора 12 поступают соответственно на первый и второй информационные входы блока 6 и фиксируютс  в регистрах 6о1-6 8о После выдачи k+n тактовых импульсов с выхода генератора 4 на тактовый вход счетчика 3 сигнал с выхода последнего запрещает работу генератора 4 и переключает блок 6 в режим ввода-вывода данных

Вывод n-разр дных кодов результатов из регистров 6с,1-6о8 выполн етс  путем последовательного считывани  данных с выхода устройства по адресу А о

Операции вывода результатов и занесени  новых значений операндов могут быть совмещены во времени при наличии физических разделенных каналов ввода и вывода данных„

jQ

Claims (1)

1. Устройство дл  выполнени  быстрого преобразовани  Фурье, содержащее блок сдвиговых регистров, содержащий восемь сдвиговых регистров, коммутатор , арифметический блок и блок синхронизации, причем первый и второй выходы результата арифметического блока соединены соответственно с первым и вторым информационными входами последовательной записи блока сдвиговых регистров, с первого по третий выходы которого соединены соответственно с первого по третий информационными входами коммутатора, первый и второй выходы которого соединены соответственно с входами первого и второго операндов арифметического блока, первый управл ющий вход коммутатора соединен с первым выходом блока синхронизации , отличающеес  тем, что, с целью сокращени  аппаратурных затрат, третий выход коммутатора соединен с входом третьего операнда арифметического блока, тактовый вход которого соединен с тактовым входом блока сдвиговых регистров и вторым выходом блока синхронизации, третий и четвертый выходы которого соединены соответственно с вторым управл ющим входом коммутатора и входом управлени  параллельной записью блока сдвиговых регистров, информационный вход параллельной записи которо

го соединен с входом задани  режима работы блока синхронизации и подключен к входу загрузки данных устройства , четвертый выход блока сдвиговых регистров  вл етс  выходом устройства , вход запуска и вход задани  режима загрузки устройства подключены соответственно к первому и второму входам задани  режима блока син- хронизации, причем в блоке сдвиговых регистров информационный вход параллельной записи первого сдвигового регистра  вл етс  информационным входом параллельной записи блока, выход параллельной информации 1-го сдвигового регистра (,7) соединен с информационным входом параллельной записи (i-H)-ro сдвигового регистра, выход параллельной информации восьмо го сдвигового регистра  вл етс  четвертым выходом блока, тактовые входы всех сдвиговых регистров соединены между собой и подключены к тактовому входу блока, вход управлени  парал- лельной записью которого подключен к одноименным входам всех сдвиговых регистров, информационные входы послдовательной записи с первого по четпервый информационный вход последовательной записи блока, второй информационный вход которого образуют информационные входы последовательной записи с п того по восьмой сдвиговых регистров, выходы последовательной информации первого и второго сдвиговых регистров образуют третий выход блока, первый и второй выходы которого образуют выходы последовательной информации третьего, четвертого и п того, шестого сдвиговых регистров,,

20 Устройство по По 1, о т л и - чающеес  тем, что арифметический блок содержит умножитель, сумматор , вычитатель и узел задержки, выход которого соединен с первыми входами сумматора и вычитател , вторые входы которых соединены с выходом умножител , тактовый вход которого соединен с тактовыми входами сумматора и вычитател  и  вл етс  тактовым входом блока, выходы сумматора и вычитател   вл ютс  соответственно первым и вторым выходами результата блока, входы коэффициентов, первого и второго операндов  вл ютс  соответственно первым входом умножител , вторым входом

вертый сдвиговых регистров образуют 30 умножител  и входом узла задержкИо