SU1665374A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе арифметических устройств цифровых вычислительных машин. Цель изобретени  - сокращение аппаратурных затрат. Устройство содержит регистры 1, 2 делител  и делимого, блоки 3 - 6 преобразовани  кода, умножени , пам ти, мультиплексоров и имеет входы 7, 8 делител  и делимого, выходы 9, 10 регистров делимого и делител , входы 11, 12 первого и второго сомножителей блока умножени  Y и X, причем вход 12  вл етс  также выходом устройства, выход 13 блока умножени , управл ющие входы 14 - 23. Устройство дл  делени  Z = X/Y выполн ет такие преобразовани  делимого и делител , после которых знаменатель стремитс  к единице "снизу", а числитель приближаетс  к отыскиваемому частному с требуемой точностью. 2 ил.

Description

17

ON О СЛ

00

VI

N

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в составе арифметических устройств цифровых вычислительных машин.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг.1 показана сторуктурна  схема устройства дл  делени ; на фиг.2 - временна  диаграмма работы устройства.

Устройство содержит регистр 1 делител , регистр делимого, блок 3 преобразовани  пр мого кода в дополнительный, блок 4 умножени , блок 5 пам ти, блок 6 мультиплексоров , входы 7 и 8 делител  и делимого устройства, выходы 9 и 10 регистра делимого и регистра делител , вход 11 первого сомножитеп  блока умножени , вход 12  вл етс  входом второго сомножител  блока умножени  и выходом устройства, выход 13 блока умножени , (входы-выходы 9-13 соответствуют шинам), первый, второй, третий управл ющие входы 14-16 устройства, седьмой и восьмой управл ющие входы 17 и 18 устройства, вход 19 логической единицы устройства, четвертый, дев тый, п тый и шестой управл ющие входы 20-23 устройства .

Регистр 1 делител  предназначен дл 

хранени  исходного значени  делител ,

получаемого из входной шины у устройства

и преобразованных значений делител ,

получаемых из блока 4 умножени .

Регистр 2 делимого предназначен дл  хранени  исходного значени  делимого, получаемого из входной шины х устройства , и преобразованных значений делимого, полученных из блока 4 умножени .

Блок 4 умножени  предназначен дл  перемножени  сомножителей xi и yi.

Блок 5 предназначен дл  хранени  сомножителей , необходимых дл  проведени  первой итерации алгоритма делени .

Блок 6 мультиплексоров предназначен дл  выбора одной из двух шин, поступающих от регистра 1 делител  или регистра 2 делимого на вход xi блока 4 умножени  и на выходную информационную шину устройства .

Принцип действи  устройства дл  делени  z х/у основан на использовании того факта, что после выполнени  каждого этапа вычислений над делителем в его старших разр дах имеетс  гарантированное число единиц, а каждое преобразование делимого позвол ет увеличить точность отыскиваемого частного.

Устройство дл  делени  выполн ет вычисление частного за несколько итераций и работает следующим образом.

Перед началом работы регистр 1 и. регистр 2 устанавливаютс  в О сигналом, поступающим от шины управлени  устройства . Затем на входы делител  7 и делимого

8 поступают соответственно исходные значени  делител  и делимого от внешних информационных шин устройства. Исходное значение делител  у записываетс  на регистр 1 делител  сигналов с входа 14. Исходное значение делимого х записываетс  на регистр 2 делимого сигналом с входа 15. Затем устройство начинает работать по следующему алгоритму. Перва  итераци ,

Шаг 1: определение множител  ki, который рассчитываетс  заранее. Полученное значение записываетс  в блок 5 пам ти, откуда считываетс  при выполнении первой итерации.

Множитель ki рассчитываетс  так, чтобы выполн лось условие

2° 2

-1

-п-1

0.

где р п - гарантированное число единиц,

которое будет получено в первой итерации;

х - полноразр дное слово.

В устройстве дл  делени  считывание

множител  ki из блока 5 пам ти происходит

следующим образом. Старшие разр ды делител  из регистра 1 делител  по информационной шине 10 подаютс  на адресные входы блока 5 пам ти. Информационное слово, считываемое из блока 5 пам ти, поступает на информационную шину 11. Шина 11 имеет третье (высокоимпеданское) состо ние , управление которым осуществл етс  сигналом по входу 17. Таким образом, сигнал с входа 17 открывает доступ считываемой из блока 5 информации на информационную шину 11. Информационые выходы блока 3 преобразовани  кода в это врем  наход тс  в третьем (высокоимпеданс- ном) состо нии, которое управл етс  сигналом , поступающим от управл ющего входа 19 устройства. Информаци , поступающа  по информационной шине 11, записываетс  на входной внутренний регистр блока 3 умножени  сигналом с входа 23.

Шаг 2: перемножение считанного из блока 5 пам ти множител  ki, который уже находитс  во внутреннем регистре у блока 4 умножени , и делимого х:

ki х xi - z. Полученное произведение дает первое грубое приближение к требуемому результату и гарантирует верное значение нескольких старших разр дов.

Исходное значение делимого х по информационной шине 9 через блок 6

мультиплексоров передаетс  на информационную шину 12. Блок 6 мультиплексоров управл етс  сигналом с входа 20. Информаци , поступающа  по информационной шине 12, записываетс  на входной внутренний регистр х блока 4 умножени  сигналом по входу 22. Блок 4 умножени  содержит матрицу умножени , котора  производит эту операцию с содержимыми внутренних регистров х и у. Выходы блока 4 умножени  имеют третье состо ние, которое управл етс  сигналом с входа 21.

Полученное произведение xi поступает на информационную шину 13, по которой оно подаетс  на вход регистра 2 делимого. Запись в регистр 2 осуществл етс  сигналом на входе 15.

Шаг 3: перемножение считанного из блока 5 пам ти и наход щегос  уже во внутреннем регистре блока 4 множител  ki и делител  у:

ki y yi .

Полученное произведение yi приближает знаменатель к единице снизу и гарантирует требуемое количество двоичных единиц после знакового разр да:

ki у yi О.Л...1ьх х.-.х.

U, P.-I

п

В этом случае устройство работает следующим образом. Исходное значение делител  по информационной шине 10 через блок 6 мультиплексоров подаетс  на информационную шину 12. Исходное значение делител  у записываетс  во входной внутренний регистр х блока 4 сигналом на входе 22. Полученное произведение yi по шине 13 поступает на вход регистра 1 делител , запись в который осуществл етс  сигналом на входе 14.

Втора  итераци .

Шаг 1: вычисление коэффициента К2:

ка Дополнение yi до единицы + 1

ИЛО...Х

:х...х.

Данна  операци  осуществл етс  следующим образом: записанное в регистр 1 делител  значение yi no информационной шине 10 поступает на блок 3 преобразовани  кода. В этом блоке информаци  инвертируетс , затем по сигналу на входе +1 t8 к младшему разр ду полученного кода прибавл етс  единица. Вычисленное таким образом значение К2 по информационной шине 11 записываетс  на входной внутренний регистр у блока 4 умножени  сигналом на входе 23.

Шаг 2: перемножение вычисленного множител  k2 и результата первой итерации xi:

k2 xi - Х2 .

Считанное из регистра 2 делимого значение xi по шине 9 через блок 6 мультиплек- соров поступает на шину 12. Код, 5 поступающий по шине 12, записываетс  сигналом на входе 22 на входной внутренний регистр блока 4 умножени . Полученное произведение хз выдаетс  на шину 13 сигналом на входе 21. Данна  информаци , 10 считанна  с шины 13, записываетс  на регистр 2 делимого сигналом на входе 15.

Шаг 3: перемножение вычисленного множител  k2 и yi:

yi k2 V2s0.11......1 хх...х .

IKiД-Р7. J

10n

Умножение yi на k2 позвол ет увеличить в делителе количество двоичных единиц после знакового разр да минимум вдвое. Действительно, так как yi 1 ,то его мож- 0 но представить как yi 1 - |у I, тогда k2 1 + |у| и произведение равно

к2 yi(1+ 1у1)(1-1у1)1- lyl2. Таким образом, кажое подобное преобразование увеличивает количество послез- 5 наковых единиц в знаменателе в два раза. Значениеу1 считываетс  на информационную шину 10с регистра 1 делител  и через блок 6 мультиплексоров поступает на шину 12. Запись информации с шины 12 произво- 0 дитс  сигналом на входе 22 на входной внутренний регистр блока 4 умножени . Произведение считываетс  сигналом на входе 21 из блока 4 умножени  на информационную шину 13 и записываетс  на регистр 5 1 делител  сигналом на входе 14.

Вычислени  прекращаютс , как только достигаетс  требуема  точность частного, т.е. если yi становитс  равным

.IL.Jj 0пГ

Такое значение yi гарантирует точное значение частного либо возможную ошибку в младшем разр де вне зависимости от разр дности и значени  чисел. 5 Треть  и последующие итерации аналогичны второй.

Считывание результата производитс  следующим образом: частное , записан0 ное в регистре 2 делимого, поступает на информационную шину 9 через блок б мультиплексоров и передаетс  на шину 12, котора  соединена с информационной шиной устройства.

Claims (1)

1. 5 Приведенный алгоритм при условии использовани  блока 5 посто нной пам ти емкостью 2048 шестнадцатиразр дных слов позвол ет определить частное при делении: 16-разр дных слов - за две итерации, 32разр дных слов - за три итерации, 64-разр дных слов - за четыре итерации. Формула изобретени 

   Устройство дл  делени , содержащее регистры делимого и делител , блок умножени , блок пам ти, блок мультиплексоров и блок преобразовани  пр мого кода в дополнительный , причем первые информационные входы регистров делимого и делител  соединены с входами делимого и делител  устройства, выходы регистров делител  и делимого соединены с первым и вторым информационным входами соответственно блока мультиплексоров, выход блока умножени  соединен с вторыми информационными входами регистров делимого и делител , выход блока пам ти соединен с входом первого сомножител  блока умножени , входы разрешени  записи регистров делител  и делимого соединены с первым и вторым управл ющими входами устройства, третий управл ющий вход устройства соединен с входами установки в О регистров делимого и делител , четвертый управл ющий вход устройства соединен с управл ющим входом блока мультиплексоров, п тый и шестой управл ющие входы устройства соединены с первым и вторым входами разрешени  записи блока умножени , отличающеес  тем, что, с целью сокращени  аппаратурных затрат , выход регистра делител  соединен с адресным входом блока пам ти и с информационным входом блока преобразовани  пр мого кода в дополнительный, выход которого соединен с входом первого сомножител  блока умножени , вход второго сомножител  которого соединен с выходом блока мультиплексоров и выходом результата устройства, седьмой и восьмой управл ющие входы устройства соединены с входами управлени  состо нием выходов соответственно блока пам ти и

   блока преобразовани  пр мого кода в дополнительный , вход логической единицы которого соединен с входом логической единицы устройства, дев тый управл ющий вход которого соединен с входом

   управлени  выходами блока умножени .

   Начало новых Вычислений ,

   Фиг. 2