SU582513A1 - Запоминающее устройство - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

1

Изобретение относитс  к цифровой вычислительной технике и может найти применение в электронных вычислительных машннах.

Известно запоминающее устройство, содержащее поле пам ти и регистр адреса, выходы которого соединены с адресными входами пол  пам ти, а .входы подключены к адресным входам устройства 1. Недостаток этого устройства заключаетс  в том, что в нем все поле пам ти  вл етс  функционально однородным , т. е. обращени  ко всем  чейкам требует одинакового вре.мени.

Известно также наиболее близкое по технической сзщности к изобретению запоминающее усгройство, которое, как и данное устройство , содержит поле пам ти, информационные входы и выходы которого соединены с одноименными входами и выходами запоминающего устройства, и первый регистр адресов слов, вход параллельного ввода адресов слов которого подключен к одноименному входу запомипающего устройства 2.

Однако в таком устройстве при частом изменении между адресами в главной и вспомогательной области пол  пам ти содержание обоих адресных регистров очень часто взаимно обмениваетс  и адреса должны хранитьс  в буферной пам ти в других дополнительных

устройствах. Кроме того, в запоминающем устройстве определ етс  только один адрес. В результате замедл етс  процесс проведени  операций.

Цель изобретени  - повыщение быстродействи  устройства.

Это достигаетс  тем, что в устройство введен второй регистр адресов слов, два регистра адресов разр дов и два блока логических

элементов, выходы которых соединены с соответствующими адресными входами пол  нам ти , а унравл ющие входы подключены к соответствующим входам микропрограммного управлени  запоминающего устройства. Входы первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разр дов регистров адресов разр дов, входы параллельного ввода адресов разр дов которых подсоедннены к

одноименным входам запомпнающего устройства . Входы последовательного ввода адресов разр дов регистров адресов разр дов соединены с одноименным входом запоминающего устройства, а их выходы последовательного

вывода адресов разр дов - с одноименным выходом запоминающего устройства. Адресные входы второго блока логических элементов подключены к соответствующим выходам параллельного вывода адресов слов регистров адресов слов, входы последовательного ввода адресов слов которых подсоединепы к одноимеппому входу запомпиающего устройства, а их выходы последовательного вывода адресов слов соединены с одноименным выходом запоминающего устройства. Вход параллельного ввода адресов елов второго региетра адресов слов подключен к соответствующему одноименному входу запоминающего устройства . Структурна  схема запоминаюп;его устройства приведена на чертеже. Запоминающее устройство содержит поле 1 пам ти, блоки 2 и 3 логичееких элементов, регистры 4 и 5 адресов разр дов, регистры 6 и 7 адресов слов, входы 8 последовательного ввода адресов слов, выход 9 последовательного вывода адресов слов, вход 10 последовательного ввода адресов разр дов, выход 11 последовательного вывода адресов разр дов, входы 12 и 13 микропрограммного управлени , информационные входы 14 и выходы 15, входы 16 и 17 параллельного ввода адресов слов и входы 18 и 19 параллельиого ввода адресов разр дов. Выходы регистров 6 и 7 адресов слов через блок 3 логических элементов соединены с одной группой адрееных входов пол  1 пам ти, а выходы региетров 4 и 5 адресов разр дов через блок 2 логических элементов - с второй группой адресных входов пол  пам ти. Работает устройство следующим образом. Адресавание пол  1 пам ти производитс  всегда посредством двух независимых регистров 4 и 5 адресов разр дов и независимых регистров 6 и 7 адрееов слов. Регистры 4 и 5 адресов разр дов выполнены в виде ревереивных счетчиков. При поступлении информации на вход 8 последовательного ввода адресов слов содержимое регистров 6 или 7 адресов слов сдвигаетс . Содержимое старших разр дов поступает на выход 9 последовательного вывода адресов слов. Регистр 6 позвол ет независимо от регистра 7 осуществл ть адресование первых слов пол  1 пам ти. Блоки 2 и 3 логических элементов подключают выходы регистров 4 или 5 адресов разр дов и соответственно регистров 6 или 7 адресов слов к адресным входам пол  1 пам ти. Значени  сигналов на входах 12 и 13 управл ют этим подключением. Опищем передачу елова из произвольного разр да пол  1 пам ти, адрес слова которого ciOET в регистре 7 в один из разр дов нол  пам ти. Дл  этого адрес этого целевого разр да запоминающего устройства заноситс  сначала в регистр 6 адресов слов, а регир 4 адресов разр дов ставитс  в нулевое состо чие . Передача после этого проводитс  таким образом, что считаетс  каждый разр д передаваемого слова, причем в качестве адреса слова используетс  содержимое региетра 7, и этот разр д записываетс  в целевой адрес. Адресование разр дов осуществл етс  в обоих случа х посредетвом регистра 4. После передачи каждого разр да содержимое регистра 4 увеличиваетс  на едипицу, передача разр дов продолжаетс  до тех пор, пока содержимое регистра 4 не станет снова равным нулю. Тогда все разр ды передаваемого слова передаютс  в целевой разр д запоминающего устройства. Сдвиг внутри одного слова на несколько разр дов возможен за один проход, дл  чего в оба регистра 4 и 5 внос тс  соответствующие адреса разр дов слова, при считывании использзетс  один, а при записи - другой из этих регистров. После сдвига на один разр д содержимое регистров 4 и 5 увеличиваетс  или соответственно уменьщаетс  на едипицу (в зависимости от направлени  сдвига) и сдвигаетс  следующий разр д. Конец операции сдвига может быть определен проверкой содержани  одного из регистров адресов разр дов . При умножении и делении адреса пересчитываемых при этом разр дов могут быть занесены в оба регистра 4 и 5. При переходе ко вс кой последующей цифре мпожител  или соответственно частного нужно содержимое одиого из этих регистров всего лищь увеличить или уменьщить на единицу (соответственно примененному способу), за счет чего станов тс  излишними сдвиги по разр дам в самой операции. Это дает значительный выигрыщ во времени. Результат умножени  получаетс  мпогократпым сложением множимого соответственно цифре множител  и набираетс  в накопительном регистре, причем старщие разр ды результата (если таковые есть) попадают в регистр множител . ормула изобретени  Запоминающее устройство, содержащее поле пам ти, информационные входы и выходы которого соединены с одноименными входами и выходами заноминающего устройства, и первый регистр адресов елов, вход параллельпого ввода адресов слов которого подключен к одноименному входу запоминающего устройства , отличающеес  тем, что, с целью новыщени  быстродействи , оно содержит второй регистр адресов слов, два регистра адресов разр дов и два блока логических элементов , выходы которых соединены с соответствующими адресными входами пол  пам ти, а управл ющие входы подключены к соответствующим входам микропрограммного управлени  запоминающего устройства, входы первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разр дов регистров адресов разр дов, входы параллельного ввода адресов разр дов которых подключены к одноименным входам запоминающего устройетва, входы последовательного ввода адресов разр дов регистров адресов разр дов подключены к одноименному входу запоминающего

устройства, а их выходы последовательного вывода адресов разр дов соедииоим с одноименным выходом запоминающего устройства , адресные входы второго блока логических элементов подключены к соответствующим выходам параллельного вывода адресов слов регистров адресов слов, входы последовательного ввода адресов слов которых подключены к одноименному входу запоминающего устройства , а их выходы последовательного вывода адресов слов соединены с одноименным

/

и

выходом запоминающего устройства, вход параллельного ввода адресов слов второго регистра адресов слов подключен к соответствующему одноименному входу запоминающего устройсгва.

Источники информации, ирин тые во внимание при экспертизе

1.Авторское свидетельство СССР №407394, кл. G ПС 15/00, 1972.

2.Патент ФРГ № 1499202, кл. 42 т 13/08. 1970.

-ff/J

-