SU618744A1 - Устройство дл первичной обработки информации - Google Patents
Устройство дл первичной обработки информацииInfo
- Publication number
- SU618744A1 SU618744A1 SU762317224A SU2317224A SU618744A1 SU 618744 A1 SU618744 A1 SU 618744A1 SU 762317224 A SU762317224 A SU 762317224A SU 2317224 A SU2317224 A SU 2317224A SU 618744 A1 SU618744 A1 SU 618744A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- register
- input
- output
- connected respectively
- Prior art date
Links
Landscapes
- Multi Processors (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ПЕРВИЧНОЙ ОБРАБОТКИ ИНФОРМАЩ1И группами управл ющих входов устройства . Блок ев зй содерйшт;Элементы И и ИЛИ. Первые входыпервых четырех элементов И соединены соответст венно со входами блока,; перва груп па управл ющих вход6в1 оторогр подключена соответственно ко вторим входам первых четырех элементов И, выходы.которых соответственно св за ны с четырьм входами элемента ИЛИ« Выход элемента ИЛИ соединен с первы входами п того, шестого, седьмого и восьмого элементов И, выходи которых соединены соответственно с выходами блока, а их. вторые входы соединены соответственно со второй группой управл ющих входов блока. Блок анализа содержит два элемента Ни регистр. Первые входы первого ц второго элементов И соединены соотйётственно с первым и вторьм выхода ми регистра, вторые их входы - соответственно с первым и вторым входами блока, первый и второй,выходы которого подключены соответственно к выходам первого и второго элементов И. Третий вход блока соединен со входом регистра. На фиг.1 изображена структурна схема устройства дл первичной обработки информации; на фиг.2 и 3 структурные схемы блока св зи и блока анализа соответственно. Устройство дл первичной обработк информации содержит посто нный эапсминающий блок 1, оперативный запоминающий блок 2, регистр адреса 3 регистр числа 4, сумматор 5, регистр 6, блок св зи 7 и блок анализа 8. Блок св зи 7 содержит элементы И 9, 10 и элемент ИЛИ 11. Блок анализа 8 содержит регистр 12 и элементы И 13. Устройство работает следующим образом. В устройстве числа представл ютс в виде шестнадцатиразр дных слов в формате с фиксированной зап той в дополнительном коде и знаком в нулевом разр де. Нумераци разр дов идет слева направо, начина с нул (первый разр д - старший/п тнадцатый - младший). Если в знаковом разр де , то содержимое сумматора меньше нул , если в знаковом разр де О , то содержимое сумматора больш нул . Регистром адреса оперативного зап минающего блока служит часть разр до S регистра 4 числа, а его регистром числа - регистр б. Код адреса блока 1 формируетс кодом, прочитанНЕМ из этого блока либо путем .передачи чар/ ти кода-U регистра числа, если содержимое сумматора 5 больше нул или равно ему, либо путем передачи-части кода R регистра 4 числа; если соде жимое сумматора 5 меньше нул . Код в регистре числа 4, прочитанный в блбк 1, содержит три части: S , U и И . Часть кода S вл етс кодом операции и определ ет операцию сумматора 5; операцию блока 2 (запись или считьюание ) и адрес чейки; команды передачи информации в нужную часть схемы. Ча.сти кода L и Т служат дл формировани кода адреса блока 1 и передаютс в регистр адреса 3 через блок анализа 8. Выбор и переключение цепей при записи в регистр 3 адреса кода из регистра числа 4 в зависимости от содержимого сумматора 5 производитс блоком анализа 8 следующим образом . Если содержимое сумматора больше нул или равно ему, то передаетс ; код части b регистра числа 4 э регистр адреса 3 (О - в знаковом разр де сумматора); если содержимое сумматора меньше нул , то передаетс код части Т регистра числа 4 в регистр адреса 3 ( - в знаковом разр де сумматора ) . Переключение осуществл етс двум элементами И 13 блока анализа 8, на один.из входов которых поступает содержимое сумматора 5 а на другие входы - коды L и Т с регистра числа 4. Управлений элементами И 13 осуществл етс через пр мой и инверсный выходы триггера регйЬтра 12 блока анализа 8. Адрес, по которому происходит обращение к блоку 2, определ етс частью кеда S регистра числа 4. Чтение кода из чейки блока 2 осуществл етс в регистре 6. Запись в чейку блока 2 осуществл етс из регистра 6. Режим чтени или записи в блоке 2 определ етс кодом части 5 регистра числа 4. Входна и выходна информаци устройства присутствует на четвертых входе и выходе блока св зи 7 оответственно. Блок св зи 7 представл ет собой набор элементов И 9,10 и ИЛИ 11 и предназначен дл распределени информации между блоками устройства , согласно коду части S регистра 4 чис.ла. Часть кода S , прочитанна из блока 1, определ ет либо адрес информации в блоке 2, подлежащей обработке в данный момент, либо адрес чейки, куда должна быть записана информаци (внутренн или внешн ), либо операцию сумматора. Один из разр дов части кода S определ ет режим работы блока 2 (чтение или запись). Код, прочитанный из чейки блока 2 в регистр 6, служит дл выполнени операций. При этом в регистре адреса 3 формируетс адрес чейки блока 1, к которой происходит обращение в, зависимости от информации , содержащейс в сумматоре 5. При этом Обращении в регистре числа 4 по вл етс код следующей.операции и НОВЫЙ адрес чейки блока 2 (в Частности $ ), а результат операции записываетс в регистр б и при необходимости может быть записа в требуемую чейку блока 2.
Предлагаемое устройство обладает высоким быстродействием за счет уменьшени числа обращений к посто нному запоминающему блоку, в результате сокращаетс врем выполнени операции, уменьшаетс объем пам ти посто нного запоминающего блока, так как он освобождаетс от необходимости хранени таблиц функций . Кроме того, упрощаютс программирование и программы решени задач за счет сокращени длины.программ .
Claims (3)
- Формула изобретени1, Устройство дл первичной обрабо гки информации, содержащее посто нный запоминающий блок, соединенный входом с выходом регистра адреса, а выходом - со входом регистра числа, и оперативный запоминающий блок, отличающеес TeiM, что, с целью повышени быстродействи устройства, в него введены .сумматор,, регистр, блок анализа и блок св зи;причем два входа регистр адреса соединены соответственно с двум выходами блока анализа, первые два входа которого соединены соответственно с выходами регистра числа; третий вход блока анализа соединен с первым выходом сумматора вход и второй выход которого подключены соответственно к первым выходу и входу блока св зи; второй вход и второй выход блока св зи соединены соответственно с третьим выходом регистра числа и первым входом оперативного запоминающего бло18744бка, второй вход и первый выход которого подключены соответственно к первому выходу и первому входу регистра; вторые вход и выход регистра соединены соответственно с третьими выходом и входом блока св зи, четвертые ход и выход которого подк-тмо чены соответственно к входу и выходу устройства; перва и втора группы управл ющих входов блока св зи соединены соответственно с первой и второй группами управл ющих входов10 устройства.
- 2.Устройство по П.1 ,0 т л и ч а ю щ е е с тем, что блок св зи содержит , элементы и и ИЛиг первые входы первых четырех элементов И соединены соответственно со входами блока,15 перва группа управл ющих входов которого подключена соответственно ко вторьл входам первых четырех элементов И, ;выходы которых соответственно св заны с четырьм входами элемента, илИ; выход элемента ИЛИ соединен с первыми входами п того, шестого, седьмого и восьмого элементов и, выходы которых соединены соответственно с выходами блока, а25 их вторые входы соединены соответст:венно со второй группой управл ющих входов блока.
- 3. Устройство по П.1, о т л и - чающеес тем, что блок ана30 лиза содержит два элемента И и регистр; первые входы первого и второго элементов И соединены соответственно -с первым и вторым выходами регистра; вторые входы первого и рого элементов И соединены соответственно с первым и вторым входами блока , первый и второй выходы которого подключены соответственно к выходам первого и второго элементов И, тре0 тий вход блока соединен с входом регистра.Источники информации, прин тые во внимание при э кспертизе:1.Авторское свидетельство СССР № 276516, М., кл. G06F7/00, 1969. 2.Авторское свидетельство СССР 5 № , М., кл.ООбГ9/00, 1975.ITТТФиг.1Г I тVug гt 1тиг.З
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762317224A SU618744A1 (ru) | 1976-01-21 | 1976-01-21 | Устройство дл первичной обработки информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762317224A SU618744A1 (ru) | 1976-01-21 | 1976-01-21 | Устройство дл первичной обработки информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU618744A1 true SU618744A1 (ru) | 1978-08-05 |
Family
ID=20646569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762317224A SU618744A1 (ru) | 1976-01-21 | 1976-01-21 | Устройство дл первичной обработки информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU618744A1 (ru) |
-
1976
- 1976-01-21 SU SU762317224A patent/SU618744A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3979726A (en) | Apparatus for selectively clearing a cache store in a processor having segmentation and paging | |
US4339804A (en) | Memory system wherein individual bits may be updated | |
GB1488043A (en) | Data storage system | |
GB1469298A (en) | Circuit arrangements of highly integrated chips | |
GB1246128A (en) | Electronic computer | |
GB1003921A (en) | Computer cycling and control system | |
SU618744A1 (ru) | Устройство дл первичной обработки информации | |
GB1441817A (en) | Data processing apparatus | |
GB1301011A (en) | Apparatus for altering the contents of a computer memory | |
JPS5790762A (en) | Instruction control system | |
GB1179047A (en) | Data Processing System with Improved Address Modification Apparatus | |
SE7509282L (sv) | Elektronisk dator. | |
GB792707A (en) | Electronic digital computers | |
GB1296966A (ru) | ||
GB1038558A (en) | Improvements in or relating to addressing systems | |
GB1469300A (en) | Circuit arrangement for an integrated data processing system | |
JPS54108539A (en) | Virtual memory control system of information processor | |
SU765878A1 (ru) | Долговременное запоминающее устройство | |
SU455343A1 (ru) | Уравл ющий автомат | |
SU993262A1 (ru) | Устройство дл обработки информации | |
JPS5758280A (en) | Method for making memory address | |
SU765805A1 (ru) | Устройство динамического преобразовани адресов | |
GB1521737A (en) | Data processing | |
SU1339653A1 (ru) | Запоминающее устройство | |
SU1123055A1 (ru) | Адресный блок дл запоминающего устройства |