SU377792A1 - Устройство обработки информации для многоканальных анализаторов - Google Patents

Description

,1

Устройство относитс  к области многоканальных анализаторов с предварительной обработкой информации и может быть использовано в анализаторах с параллельно-последовательным обращением к пам ти, а также при проектировании устройств накоплени  и обработки информации.

Известны устройства обработки информации дл  многоканальных анализаторов, использующие параллельный принцип обработки , содержащие блок пам ти с регистрами адреса и числа, сумматор-сдвигатель, сдвигающий буферный регистр и внутреннее жесткое программное устройство.

Однако в известных устройствах увеличение точности предварительной обработки осуществл етс  за счет увеличени  разр дности регистров.

С целью упрощени  и увеличени  быстродействи  предлагаемое устройство содержит буферный регистр, ключ управлени  циклическим переносом, ключ блокировки, триггер обращени  к нулевому каналу, элемент «ИЛИ и ключ обращени  к нулевому каналу , вход которого соединен с нулевым выходом триггера обращени  к нулевому каналу, а выход-с третьим входом куба пам ти, единичный выход триггера обращени  к нулевому каналу соединен со вторым входом адресного ключа, а его вход - со вторым

выходом блока управлени , третий выход которого соединен с первыми входами элемента «ИЛИ и знакового разр да сумматорасдвигател , второй вход знакового разр да сумматора-сдвигател  подключен к первому выходу блока управлени , а третий - к выходу схемы блокировки, вход которой соединен со вторым выходом сумматора-сдвигател , выход знакового разр да последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым выходом блока управлени , выход схемы циклического переноса подключен к третьему входу сумматора-сдвигател , входы старщих и младщих разр дов буферного регистра соединены с первым выходом блока управлени .

На чертеже приведена блок-схема предлагаемого устройства.

Предлагаемое устройство содержит регистр 1 адреса, адресные ключи 2, клуб пам ти 3, триггер 4 обращени  к нулевому каналу , блок 5 управлени , ключ 6 обращени 

к нулевому каналу, регистр 7 числа, сумматор-сдвигатель 8, старщий знаковый разр д сумматора Я ключ 10 блокировки переноса в старнлий знаковый разр д, щину // установки в нуль младших разр дов, щину/2 сдвига двух

старщих разр дов, щину 13 сдвига сумматоpa , элемент «ИЛИ 14, ключ 15 упразлени  Циклическим переносом, первый знаковый разр д буферного регистра 16, второй знаковый разр д буферного регистра 17, старшие разр ды буферного регистра 18, младшие разр ды буферного регистра 19.

В предлагаемом устройстве перенос из младшего знакового разр да сумматора подан на вход ключа 10, инверсный вход которого соединен с шиной 11 установки в нуль младших разр дов сумматора, а выход этого ключа подан на вход старшего знакового разр да сумматора 5. Шины 12 и 13 сдвига двух знаковых разр дов и полного сдвига сумматора соответственно поданы на входы элемента «ИЛИ 14, выход которого подан на вход ключа 15, а его второй вход соединен с выходом переноса из старшего знакового разр да сумматора 9.

Параллельно-последовательный принцип построени  запоминающего устройства, имеюшего емкость 2п+2 (Зп + 3, 4/г-|-4 и т. д.) разр да при п+1 разр дном регистре числа, использован дл  последовательной обработки частей мантиссы или мантиссы и пор дка числа . Дл  избежани  повторной операции с младшей частью мантиссы сложение и вычитание провод т в дополнительном коде, причем шина 12 пролуокает цикличесвий перенос в младший разр д только при сдвигах. Ключ 10 с инверсным входом запрещает перенос из младших разр дов сумматора 9 в старший знаковый разр д при установке в нуль младших разр дов. Таким образом, старший знаковый разр д сумматора служит дл  хранени  переноса из младшей части числа в старшую.

Дл  расширени  возможностей устройства сумматор-сдвигатель 8 используетс  в качестве индексного регистра, дл  чего адрес поступает из блока 5 управлени  в сумматор, складыва сь с его содержимым, а затем передаетс  в регистр / адреса. В качестве дополнительного буферного регистра используетс  2п+2 (Зп+3, 4rt+4 и т. д.).

Предлагаемое устройство рассматриваетс  на примере сложени  2п+2-разр дных двоичных дробей.

Команда сложени  происходит следуюшим образом.

1-й адрес поступает в сумматор-сдвигатель 8, складыва сь с его содержимым, П-й адрес- iB регистр числа, код операции - в регистр микрокоманд, запуска  микропрограмму сложени , в которой производитс  запись П-го адреса в нулевую  чейку и передача содержимого сумматора в регистр адреса, считы1вание младшей и старшей частей первого слагаемого и перенос их в буферный регистр , считы.вание нулевой  чейки и передача П-го адреса в регистр адреса, сложение младшей части буферного регистра и младшей части второго слагаемого в дополнительных кодах и передача результата в младшую часть буферного регистра, сдвиг двух старщих разр дов сумматора и установка в нуль всех разр дов, кроме старшего знакового (перенос в этом разр де), сдвиг двух старших разр дов сумматора, сложение старших частей буферного регистра и второго слагаемого и передача результата в буферный регистр, перевод ответа в пр мой код и запись по второму адресу -(при необходимости ).

Предмет изобретени 

Устройство обработки информации дл  многоканальных анализаторов, содержащее блок управлени , регистр адреса, соединенный входом с первым выходом сумматорасдвигател , выход регистра адреса подключен к первому входу адресного ключа, выход

которого соединен с первым входом куба пам ти, ко второму входу которого подключен регистр числа, соединенный с первым входом сумматора-сдвигател , второй вход которого подключен к первому выходу блока

управлени , отличающеес  тем, что, с целью увеличени  быстродействи  и упрощени  устройства, оно содержит буферный регистр, ключ управлени  циклическим переносом, ключ блокировки, триггер обращени  к нулевому каналу, элемент «ИЛИ и ключ обращени  к нулевому каналу, вход которого соединен с нулевым выходом триггера обращени  к нулевому каналу, а выход - с третьим входом куба пам ти, единичный выход триггера обращени  к нулевому каналу соединен со вторым входом адресного ключа, а его вход-со вторым выходом блока управлени , третий выход которого соединен с первыми входами элемента «ИЛИ и знакавого разр да сумматора-сдвигател , второй вход знакового разр да сумматора-сдвигател  подключен к первому выходу блока управлени , а третий - к выходу схемы блокировки , вход которого соединен со вторым выходом сумматора-сдвигател , выход знакового разр да последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым

выходом блока управлени , выход схемы циклического переноса подключен к третьему входу сумматора-сдвигател , входы старщих и младших разр дов буферного регистра соединены с первым выходом блока управлеНИЯ .

/