SU377792A1 - Устройство обработки информации для многоканальных анализаторов - Google Patents
Устройство обработки информации для многоканальных анализаторовInfo
- Publication number
- SU377792A1 SU377792A1 SU1430473A SU1430473A SU377792A1 SU 377792 A1 SU377792 A1 SU 377792A1 SU 1430473 A SU1430473 A SU 1430473A SU 1430473 A SU1430473 A SU 1430473A SU 377792 A1 SU377792 A1 SU 377792A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- adder
- register
- address
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
,1
Устройство относитс к области многоканальных анализаторов с предварительной обработкой информации и может быть использовано в анализаторах с параллельно-последовательным обращением к пам ти, а также при проектировании устройств накоплени и обработки информации.
Известны устройства обработки информации дл многоканальных анализаторов, использующие параллельный принцип обработки , содержащие блок пам ти с регистрами адреса и числа, сумматор-сдвигатель, сдвигающий буферный регистр и внутреннее жесткое программное устройство.
Однако в известных устройствах увеличение точности предварительной обработки осуществл етс за счет увеличени разр дности регистров.
С целью упрощени и увеличени быстродействи предлагаемое устройство содержит буферный регистр, ключ управлени циклическим переносом, ключ блокировки, триггер обращени к нулевому каналу, элемент «ИЛИ и ключ обращени к нулевому каналу , вход которого соединен с нулевым выходом триггера обращени к нулевому каналу, а выход-с третьим входом куба пам ти, единичный выход триггера обращени к нулевому каналу соединен со вторым входом адресного ключа, а его вход - со вторым
выходом блока управлени , третий выход которого соединен с первыми входами элемента «ИЛИ и знакового разр да сумматорасдвигател , второй вход знакового разр да сумматора-сдвигател подключен к первому выходу блока управлени , а третий - к выходу схемы блокировки, вход которой соединен со вторым выходом сумматора-сдвигател , выход знакового разр да последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым выходом блока управлени , выход схемы циклического переноса подключен к третьему входу сумматора-сдвигател , входы старщих и младщих разр дов буферного регистра соединены с первым выходом блока управлени .
На чертеже приведена блок-схема предлагаемого устройства.
Предлагаемое устройство содержит регистр 1 адреса, адресные ключи 2, клуб пам ти 3, триггер 4 обращени к нулевому каналу , блок 5 управлени , ключ 6 обращени
к нулевому каналу, регистр 7 числа, сумматор-сдвигатель 8, старщий знаковый разр д сумматора Я ключ 10 блокировки переноса в старнлий знаковый разр д, щину // установки в нуль младших разр дов, щину/2 сдвига двух
старщих разр дов, щину 13 сдвига сумматоpa , элемент «ИЛИ 14, ключ 15 упразлени Циклическим переносом, первый знаковый разр д буферного регистра 16, второй знаковый разр д буферного регистра 17, старшие разр ды буферного регистра 18, младшие разр ды буферного регистра 19.
В предлагаемом устройстве перенос из младшего знакового разр да сумматора подан на вход ключа 10, инверсный вход которого соединен с шиной 11 установки в нуль младших разр дов сумматора, а выход этого ключа подан на вход старшего знакового разр да сумматора 5. Шины 12 и 13 сдвига двух знаковых разр дов и полного сдвига сумматора соответственно поданы на входы элемента «ИЛИ 14, выход которого подан на вход ключа 15, а его второй вход соединен с выходом переноса из старшего знакового разр да сумматора 9.
Параллельно-последовательный принцип построени запоминающего устройства, имеюшего емкость 2п+2 (Зп + 3, 4/г-|-4 и т. д.) разр да при п+1 разр дном регистре числа, использован дл последовательной обработки частей мантиссы или мантиссы и пор дка числа . Дл избежани повторной операции с младшей частью мантиссы сложение и вычитание провод т в дополнительном коде, причем шина 12 пролуокает цикличесвий перенос в младший разр д только при сдвигах. Ключ 10 с инверсным входом запрещает перенос из младших разр дов сумматора 9 в старший знаковый разр д при установке в нуль младших разр дов. Таким образом, старший знаковый разр д сумматора служит дл хранени переноса из младшей части числа в старшую.
Дл расширени возможностей устройства сумматор-сдвигатель 8 используетс в качестве индексного регистра, дл чего адрес поступает из блока 5 управлени в сумматор, складыва сь с его содержимым, а затем передаетс в регистр / адреса. В качестве дополнительного буферного регистра используетс 2п+2 (Зп+3, 4rt+4 и т. д.).
Предлагаемое устройство рассматриваетс на примере сложени 2п+2-разр дных двоичных дробей.
Команда сложени происходит следуюшим образом.
1-й адрес поступает в сумматор-сдвигатель 8, складыва сь с его содержимым, П-й адрес- iB регистр числа, код операции - в регистр микрокоманд, запуска микропрограмму сложени , в которой производитс запись П-го адреса в нулевую чейку и передача содержимого сумматора в регистр адреса, считы1вание младшей и старшей частей первого слагаемого и перенос их в буферный регистр , считы.вание нулевой чейки и передача П-го адреса в регистр адреса, сложение младшей части буферного регистра и младшей части второго слагаемого в дополнительных кодах и передача результата в младшую часть буферного регистра, сдвиг двух старщих разр дов сумматора и установка в нуль всех разр дов, кроме старшего знакового (перенос в этом разр де), сдвиг двух старших разр дов сумматора, сложение старших частей буферного регистра и второго слагаемого и передача результата в буферный регистр, перевод ответа в пр мой код и запись по второму адресу -(при необходимости ).
Предмет изобретени
Устройство обработки информации дл многоканальных анализаторов, содержащее блок управлени , регистр адреса, соединенный входом с первым выходом сумматорасдвигател , выход регистра адреса подключен к первому входу адресного ключа, выход
которого соединен с первым входом куба пам ти, ко второму входу которого подключен регистр числа, соединенный с первым входом сумматора-сдвигател , второй вход которого подключен к первому выходу блока
управлени , отличающеес тем, что, с целью увеличени быстродействи и упрощени устройства, оно содержит буферный регистр, ключ управлени циклическим переносом, ключ блокировки, триггер обращени к нулевому каналу, элемент «ИЛИ и ключ обращени к нулевому каналу, вход которого соединен с нулевым выходом триггера обращени к нулевому каналу, а выход - с третьим входом куба пам ти, единичный выход триггера обращени к нулевому каналу соединен со вторым входом адресного ключа, а его вход-со вторым выходом блока управлени , третий выход которого соединен с первыми входами элемента «ИЛИ и знакавого разр да сумматора-сдвигател , второй вход знакового разр да сумматора-сдвигател подключен к первому выходу блока управлени , а третий - к выходу схемы блокировки , вход которого соединен со вторым выходом сумматора-сдвигател , выход знакового разр да последнего подключен к одному из входов схемы циклического переноса, другой вход которой соединен с выходом элемента «ИЛИ, а его второй вход соединен с первым
выходом блока управлени , выход схемы циклического переноса подключен к третьему входу сумматора-сдвигател , входы старщих и младших разр дов буферного регистра соединены с первым выходом блока управлеНИЯ .
/
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1430473A SU377792A1 (ru) | 1970-04-20 | 1970-04-20 | Устройство обработки информации для многоканальных анализаторов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU1430473A SU377792A1 (ru) | 1970-04-20 | 1970-04-20 | Устройство обработки информации для многоканальных анализаторов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU377792A1 true SU377792A1 (ru) | 1973-04-17 |
Family
ID=20452177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1430473A SU377792A1 (ru) | 1970-04-20 | 1970-04-20 | Устройство обработки информации для многоканальных анализаторов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU377792A1 (ru) |
-
1970
- 1970-04-20 SU SU1430473A patent/SU377792A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR860001434B1 (ko) | 데이타 처리시 스템 | |
GB1098329A (en) | Data processing device | |
US3299261A (en) | Multiple-input memory accessing apparatus | |
US3571803A (en) | Arithmetic unit for data processing systems | |
US3302185A (en) | Flexible logic circuits for buffer memory | |
US3234366A (en) | Divider utilizing multiples of a divisor | |
US3210737A (en) | Electronic data processing | |
US3201761A (en) | Indirect addressing system | |
CN114253999A (zh) | 存储器中的数据查询的加速 | |
US3651476A (en) | Processor with improved controls for selecting an operand from a local storage unit, an alu output register or both | |
GB1003921A (en) | Computer cycling and control system | |
EP0143351B1 (en) | Memory device with a register interchange function | |
SU377792A1 (ru) | Устройство обработки информации для многоканальных анализаторов | |
US3260840A (en) | Variable mode arithmetic circuits with carry select | |
US3295102A (en) | Digital computer having a high speed table look-up operation | |
GB1014824A (en) | Stored programme system | |
US3675213A (en) | Stored data recall means for an electronic calculator | |
GB1388593A (en) | Output format control for electronic computers | |
GB1006868A (en) | Data processing machine | |
US3500027A (en) | Computer having sum of products instruction capability | |
US3222648A (en) | Data input device | |
US3568162A (en) | Data processing with dual function logic | |
US3557357A (en) | Data processing system having time-shared storage means | |
GB886421A (en) | Improvements in or relating to data processing apparatus | |
US3293419A (en) | Information handling device |