SU765878A1 - Долговременное запоминающее устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике.

Известно долговременное запоминающее устройство, содержащее накопитель и регистры адреса и числа 1.

Однако оно обладает низким быстродействием .

Наиболее близким по техническому рещейию к предлагаемому  вл етс  долговременное запоминающее устройство, содержащее блок управлени  цеп ми считывани , блок обратной логической св зи, блоки усилителей считывани , регистр адреса и регистр числа, блоки входных элементов И, дещифратор стробов и элементы ИЛИ, дешифраторы накопителей и дещифраторы, накопители 2.

Недостатком этого устройства  вл етс  его низкое быстродействие.

Цель изобретени  - повыщение быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в долговременное запоминающее устройство, содержащее регистр адреса, вход которого  вл етс  входом устройства, дешифратор информационные входы которого подключены к выходам регистра адреса, накопители,

входы которых подключены к выходам дешифратора , блок усилителей считывани , первые входы которого подключены к выходам накопителей, регистр числа, выход которого  вл етс  выходом устройства, блок управлени , первый вход которого  вл етс  входом устройства, а управл ющие выходы подключены к входам регистра адреса , блока усилителей считывани , регистра числа н дешифратора,введены регистр текущего адреса, информационные входы которого подключены к соответствующим выходам старших разр дов регистра адреса, а управл ющий вход - к выходу блока управлени , схема сравнени , первые входы которой подключены к соответствующим выходам старших разр дов регистра адреса, вторые входы схемы сравнени  подключены к соответствующим вь1ходам регистра текущего адреса, элемент И, первый вход которого подключен к выходу схемы сравнени , второй вход - к выходу блока управлени , а выход - ко второму входу блока усилителей считывани  и ко второму входу блока управлени , буферный регистр числа, входы которого подключены к соответствующим выходам блока усилителей, и выходной

коммутатор, управл ющие входы которого подключ ены к выходам младших разр дов регистра адреса, информационные входы выходного коммутатора подключены к соответствующим выходам буферного регистра числа, а выходы выходного коммутатора - к соответствующим входам регистра числа.

На чертеже приведена функциональна  схемд устройства.

Устройство содержит регистр адреса 1, старшие разр ды которого соединены с соответствующими входами регистра текущего адреса 2, схему сравнени  3, первые входы которой подключены к соответствующим выходам старших разр дов регистра адреса 1, а вторые подсоединены к соответствующим выходам регистра текущего адреса 2, дешифратор 4, входы которого соединены с соответствующими выходами старших разр дов регистра адреса 1, а выходы подключены к соответствующим входам накопителей 5, выходы которых подсоединены к первым входам блока усилителей считывани  6, второй вход которого соединен с выходом элемента И 7, первый вход которой подсоединен к выходу схемы сравнени  3, второй вход элемента И 7 подключен к соответствующему выходу блока управлени  8.

Выходы блока усилителей считывани  6 подключены к соответствующим входам буферного регистра 9 числа, выходы которого подсоединены к информационным входам выходного коммутатора iO. Управл ющие входы выходного коммутатора соединены с соответствуюплими выходами младших разр дов регистра адреса I. Выходы выходного коммутатора подключены к соответствующим входам регистра 11 числа.

Первый вход блока управлени  8 соединен с управл ющим входом устройства, а второй его вход подключен к выходу элемента И 7.

Выходы блока управлени  8 подсоединены к соответствующим управл ющим входам регистра адреса 1, регистра текущего адреса 2, дещифратора 4, регистра числа 11, к третьеку входу блока усилителей считывани  6.

Устройство работает следующим образом .

На регистр адреса 1 поступает код адреса числовой  чейки, хранимой в одном из накопителей , а на блок управлени  8 - сигнал обращени  к устройству. Код старших разр дов адреса, установившийс  на регистре адреса 1, поступает непосредственно на первые входы схемы сравнени  3 и на входы дещифратора 4, а код младших разр дов - на управл ющие входы выходного коммутатора 10.

При несравнении адресов, наход щихс  на регистре адреса 1 н на регистре текущего адреса 2, блок управлени  8 формирует сигнал приема информации е регистра адреса в регистр текущего адреса. С выходов

дешифратора 4 поступают сигналы на входы накопителей 5 в момент времени, определ емый поступлением сигнала из блока управлени . Считанна  информаци  на накопителей поступает на вход усилителей считывани  6 и по сигналу, поступающему из блока управлени  8, заноситс  в буферный регистр 9 числа.

Информаци ,.хран ща с  в одной из зон буферного регистра 9 числа передаетс  через выходной коммутатор 10 на вход регист .ра 11 числа. Причем номер передаваемой зоны определ етс  содержимым младших разр дов регистра адреса 1.

Момент передачи информации через выходной коммутатор 10 определ етс  поступлением сигнала с блока управлени  8.

В случае сравнени  адресов, наход щихс  в регистре адреса I и в регистре текущего адреса 2, элемент И 7 вырабатывает сигнал , блокирующий работу блока усилителей считывани  6. Одновременно сигнал с выхода элемента И 7 поступает на вход блока управлени  8, который вырабатывает сигнал передачи информации с буферного регистра 9 числа через выходной коммутатор 10 на регистр 11 числа. При этом выборки информации из накопителей не производитс .

Поскольку команды, вход щие в состав программ, записываютс  в пам ть последовательно , использование предлагаемого изобретени  позвол ет уменьшить число обращений к накопителю в Кш раз, где ш - число накопителей, вход щих в состав устройства , К - коэффициент разветвлени  программ .

Изобретение позвол ет повысить быстродействие устройства на 30%.

Claims (2)

1.Майоров С. А., Новиков Г. И. Принципу организации цифровых мащин. «Машиностроеииё 974, с. 201-202.

2.Авторское свидетельств СССР

№ 447758, кл. G П С 17/00, 1972 (прототип).