SU733020A1 - Запоминающее устройство - Google Patents

Description

Изобретение относитс  к вычислительной технике, а именно к двухмерным магнитным оперативным запоминающим устройствам. Известно двухмерное оперативное запоминающее устройство на ферритовых сердечниках , построенных по принципу совпадени  токов, каждый сердечник магнитного накопител  прошит трем  проводами 1. Однако в данном устройстве невозможно обращение к следующей  чейке накопител  до окончани  восстановлени  информации в предыдущей  чейке. Наиболее близким к изобретению по технической сущности  вл етс  запоминающее устройство, содержащее основные регистры адреса и числа, одни из входов которых подключены к шине обращени , другие - соответственно к адресной и числовой шинам, выход основного регистра адреса соединен с одним из входов дешифратора адреса, выходы которого соединены с одними из входов блока формирователей адресного тока, другие входы которого подключены к одним из выходов блока управлени , входы которого подключены к шинам считывани  и обращени , выходы блока формирователей адресного тока соединены с одним из входов накопител , другие входы которого подключены к выходам блока формирователей разр дного тока, а выходы - к входам блока усилителей считывани , выходы которых соединены с одними из входов регистра числа 2. Недостаток устройства заключаетс  в том, что врем  обращени  к нему в два раза больше времени выборки информации. Цель изобретени  - повышение быстродействи  запоминающего устройства. Поставленна  цель достигаетс  тем, что устройство содержит компаратор и дополнительные регистры числа и адреса, одни из входов которых соединены с другими выходами блока управлени , другие входы дополнительных регистров числа и адреса соединены соответственно с выходами основных регистров числа и адреса, а выходы - соответственно с входами блока формирователей разр дного тока и соответствующими входами дешифратора адреса, соединенными с одними из входов компаратора, другие входы которого соединены с выходами основного регистра числа и адреса, а выход-

с соответствующим входом блока управлв ни .

Дешифратор адреса выполнен по схеме одновременной выборки двух адресных шин. Выходы основного регистра адреса св заны с информационными входами дополнительного регистра адреса и с одной группой вхс(дов схемы сравнени  последовательных адресов. Друга  группа входов схемы сравнени  последовательных адресов св зана с выходами дополнительного регистра адреса, а ее выход св зан со входом блока управлени . Выход блока управлени  св зан с управл ющими входами дополнительного регистра адреса и дополнительного регистра числа. Выходы дополнительного регистра адреса св заны с группой входов дешифратора адреса. Информационные входы дополнительного регистра числа св заны с выходами основного регистра числа. Выходы дополнительного регистра числа св заны с входами блока формирователей разр дного тока.

Блок-схема предлагаемого устройства представлена на чертеже.

Оперативное запоминающее устройство содержит основной регистр 1 адреса, дополнительный регистр 2 адреса, дешифратор 3 адреса, блок 4 формирователей адресного тока, блок 5 формирователей разр дного то ,ка, накопитель 6, блок 7 усилителей считывани , основной регистр 8 числа, дополнительный регистр 9 числа, компаратор 10, блок 11 управлени . Выходы основного регистра 1 адреса соединены с информационными входами дополнительного регистра 2 адреса, дешифратора 3 адреса и с одними из входов компаратора (схемы сравнени  последовательных адресов) 10. Выходы дополнительного регистра 2 адреса св заны с другими входами дешифратора 3 адреса и с другими входами компаратора 10., Выходы дешифратора 3 адреса св заны с информационными входами блока 4 формирователей адресного тока. Управл ющий вход блока 4 формирователей адресного тока соединен с выходом 15 блока 11 управлени . Выход 14 блока 11 управлени  соединен с управл ющими входами дополнительного регистра 2 адреса и дополнительного регистра 9 числа. Выходы блока 4 формирователей адресного тока св заны с адресными входами накопител  6, разр дный входы которого соединены с выходами блока 5 формирователей разр дного тока. Выходы накопител  6 соединены с входами блока 7 усилителей считывани , выходы которого соединены с входами основного регистра 8 числа. Выход основного регистра 8 числа соединен с информационными входами дополнительного регистра 9 числа, выходы которого соединены с входами блока 5 формирователей разр дного тока. Выход компаратора 10 соединен с входом блока 11 управлени . Выход основного регистра S числа  вл етс 

выходом оперативного запоминающего устройства .

Основной регистр 1 адреса предназначен дл  приема адреса в запоминающее устройство и управл ет процессом считывани  и стирани  информации.

Дополнительный регистр 2 адреса предназначен дл  приема адреса из основного регистра 1 адреса и управл ет процессом записи информации.

Дешифратор 3 адреса выполнен по схеме одновременной выборки двух адресных шин.

Основной регистр 8 числа предназначен дл  приема числа с выхода блока 7 усилителей считывани  (при с итывании) и извне (при записи) и выдачи числа из запоминающего устройства.

Дополнительный регистр 9 числа предназначен дл  приема числа из основного регистра 8 числа и управлени  регенерацией числа в запоминающем устройстве.

Схема 10 сравнени  последовательных адресов вы вл ет повторное обращение по одному и тому же адресу в запоминающее устройство и вырабатывает сигнал запрета

считывани .

Устройство работает следующим образом. При поступлении в запоминающее устройство сигнала «Обращение« 12 и кода 16 адреса происходит занесение адреса на осQ новной регистр 1 адреса. Адрес расшифровываетс  в дещифраторе 3 и через выбранную адресную шину при наличии в блоке 11 управлени  сигнала признака «Считывание 13 проходит импульс тока считывани , равный или более 1,5 IM(IM - ток полного

5 перемагничивани  сердечника), который производит считывание информации из ки накопител  6. Считанна  информаци , пройд  через блок 7 усилителей считывани , записываетс  на основной регистр 8 числа. После окончани  импульса 12 происходит перепись импульсом 14 адреса из основного регистра 1 адреса в дополнительный регистр 2 адреса, считанной информации из основного регистра 8 числа в дополнительный регистр 9 числа и выдача

5 считанного числа из запоминающего устройства . По следующему сигналу 12 происходит занесение следующего адреса в основной регистр 1 адреса и также, как сказано выше, производитс  считывание информации из последующей  чейки накопител  6 и запись ее

в основной регистр 8 числа, если компаратор 10 не выдает запрета на считывание следующего адреса. (Запрет на считывание выдаетс  в случае последовательного обращени  к одному и тому же адресу). Одновременно со считыванием информации из последующей  чейки производитс  восстановление информации в предыдущей  чейке. При поступлении сигнала признака «Запись 13 одновременно с приемом 16 адреса на

основной регистр 1 адреса производитс  прием числа 17 извне на основной регистр 8 числа и блокировка приема информации из накопител  6.

Введение в оперативное запоминающее устройство дополнительного регистра адреса , дополнительного регистра числа и компаратора , а также выполнение дешифратора адреса по схеме одновременной выборки двух адресных шин, позвол ет совместить операции считывани  и восстановлени  информации . Благодар  этому сокращаетс  вдвое врем  обращени  к запоминающему устройству, т. е. быстродействие предлагаемого устройства повышаетс  вдвое по сравнению с известными запоминающими устройствами данного типа.

Claims (2)

1. Шигин А. Г. и Дерюгин А. А. Цифровые вычислительные машины. М., «Энерги , 1975, с. 137.

2. Авторское свидетельство СССР № 429466, к„1. G 11 С 11/00, 1973 (прототип).