SU1277208A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть ис пользовано при построении ОЗУ с перестраиваемой разр дной организацией. Целью изобретени   вл етс  уменьшение потребл емой .ющности. Поставленна  цель достигаетс  за счет введени  формирователей импульсов, групгы элементов И, элементов 2ШШ-И, элемента ИЛИ, элемента И и инвертора с соответствующими св з ми. При однораз-:, р дной организации в устройстве функционирует лишь один блок пам ти,включающий накопитель 2, усилитель 3, дешифратор 4, а при многоразр дном варианте - все блоки пам ти. 1 ил. (Л to to о 00

Description

Изобретение относитс  к вычи(ли- тельной технике, в .частности к запоминающим устройствам, и может быть использовано при построении оперативных запоминающих устройств с перестраиваемой разр дной организацией.

Целью изобретени   вл етс  уменьшение потребл емой мощности устройства .

На чертеже приведена функциональна  схема предлагаемого устройства.

Запоминающее устройство содержит адресный дешифратор 1, накопители 2, усилители 3, разр дные дешифраторы 4, инвертор 5, основные элементы И 6, дополнительный элемент И 7, формирователи 8 импульсов, дешифратор 9 выбора разр дности, элементы Zl-tJlH-H 10, элемент ИЛИ 11, шину 12 выбора разр дности, шину 13 записи-считывани , основные входы 14 устройства, дополнительный вход 15 устройства, основные выходы 16 устройства, дополнительный выход 17 устройства и управл ющие входы 18 и 19 устройства,

Устройство работает следуюо им образом .

В случае многоразр дной организации и при наличии на входе 19 нуле- (Вого сигнала формирователи 8 наход тс  во включенном состо нии и усилители 3 и дешифраторы 4 подключены к источнику питани  (не показан). По- в режиме записи информахщ  с

сигнал. Данные поступают через вход 15 одноразр дной записи устройства через элемент И 7 на вторые входы всех элементов 2И,ПИ-И 10. Но воспри5 нимаютс  записываемые данные лишь с выхода одного из элементов 2ИЛИ-И 10, соединенного с входом усилител  3, подключенного к источнику питани . Таким образом, в случае одноразр дfO ной организации в устройстве функционирует лишь один блок пам ти, включающий накопитель 2, усилитель 3, один разр дньй дешифратор 4, а в мно- -горазр дном варианте - все блоки па 5 м ти. По сравнению с известным устройством при числе разр дов равном 4 потребл ема  мощность в предлагаемом устройстве уменьшена в два раза.

20

Claims (1)

1. Изобретение относитс  к вычи(лительной технике, в .частности к запоминающим устройствам, и может быть использовано при построении оператив ных запоминающих устройств с перестраиваемой разр дной организацией. Целью изобретени   вл етс  уменьшение потребл емой мощности устройства . На чертеже приведена функциональна  схема предлагаемого устройства. Запоминающее устройство содержит адресный дешифратор 1, накопители 2, усилители 3, разр дные дешифраторы 4 инвертор 5, основные элементы И 6, дополнительный элемент И 7, формирователи 8 импульсов, дешифратор 9 выбора разр дности, элементы Zl-tJlH-H 10, элемент ИЛИ 11, шину 12 выбора разр дности, шину 13 записи-считывани , основные входы 14 устройства, дополнительный вход 15 устройства, основные выходы 16 устройства, допол нительный выход 17 устройства и управл ющие входы 18 и 19 устройства, Устройство работает следуюо им образом . В случае многоразр дной организации и при наличии на входе 19 нуле (Вого сигнала формирователи 8 наход т с  во включенном состо нии и усилители 3 и дешифраторы 4 подключены к источнику питани  (не показан). Поэтo fy в режиме записи информахщ  с основных входов 14 поступает на одни из входов элементов 2ИЛИ-И 10 и при считывании она по вл етс  на выходах 16 устройства, т.е. устройство работает в обычном режиме. В случае одноразр дной организации на входе 20 устройства по вл етс  единичный сигнал. При этом во включенном состо нии оказываетс  лиш один из формирователей В, определ емый единичным сигналом с соответствующего выхода дешифратора 9. Соответственно , к источнику питани  подключены один из усилителей 3 и один из разр дных дешифраторов 4. В режиг ме считывани  все усилители 3, кроме одного, отключены от источника питани  и на их выходах присутствуют нулевые сигналы. Поэтому с выхода усилител  3, подключенного к источнику питани , данные считываютс  через элемент ИЛИ 11 на выходе 17 одноразр дного считывани . В режиме записи на шине 13 присутствует единичный сигнал. Данные поступают через вход 15 одноразр дной записи устройства через элемент И 7 на вторые входы всех элементов 2И,ПИ-И 10. Но воспринимаютс  записываемые данные лишь с выхода одного из элементов 2ИЛИ-И 10, соединенного с входом усилител  3, подключенного к источнику питани . Таким образом, в случае одноразр дной организации в устройстве функционирует лишь один блок пам ти, включающий накопитель 2, усилитель 3, один разр дньй дешифратор 4, а в многоразр дном варианте - все блоки пам ти . По сравнению с известным устройством при числе разр дов равном 4 потребл ема  мощность в предлагаемом устройстве уменьшена в два раза. Формула изобретени  Запоминающее устройство, содержащее накогштели, адресные входы которых соединены с выходами адресного дешифратора, усилители, информационные входы которых соединены с выходами накопителей, разр дные дешифраторы , одни входы которых  вл ютс  первой группой адресных входов устройства , входы адресного дешифратора  вл ютс  второй группой адресных входов устройства, д€;шифратор выбора разр дности , входы которого  вл ютс  третьей группой адресных входов устРОиства , шину разрешени  записи-считывани , шину выбора разр дности. отличающеес  тем, что, с целью уменьшени  потребл емой мощности устройства, в него введены формирователи импульсов, группа элементов И, элементы 2ИЛИ-И, элемент ИЛИ, элемент И и инвертор, вход которого соединен с шиной выбора разр дности, выход инвертора соединен с первыми входами формирователей импульсов, вторые входы которых соединены с выходами дешифратора выбора разр дности , выходы формирователей импульсов соединены с вторыми входами разр дных дешифраторов и с первыми управл ющими входами ус:ш1ителей, выходы которых соединены с первыми входами элементов И группы, вторые входы которых соединены с выходом инвертора, выходы элементов И группы  вл ютс  выходами устройства, выходы элементов 2ИЛИ-И соединены с вторыми управл ющими входами усилителей, первые входы элементов 2 ИЛИ-И соединены с

   3 1277208

   шиной разрешени  записи-считывани ,выбора разр дности, третьи входы элевторые входы элементов 2ИЛИ-И соеди-ментов 2ИЛИ-Н  вл ютс  другими инфорнены с выходом элемента И, первыймационными входами устройства, выховход которого  вл етс  одним из ин-Ды усилителей соединены с входами

   формационных входов устройства, вто-5 элемента ИЛИ, выход которого  вл етс 

   рой вход элемента И соединен с щинойвыходом устройства.