JPS63184987A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 東 本発明は半導体記憶＃置に係り、特にニブル動作等にお
ける内部多ビツト構成と、外部１ビツト構成との接続制
御に関するものである。

〈従来の技術〉 ニブルモードやページモードでは、メモリセルのアクセ
ス範囲を限定することによって高速動作を実現しており
、ページモードでは行側のアドレスを第１番目のＲＡＳ
−ＣＡＳサイクルによって決定されたアドレスに固定し
、カラムアドレスストローブＣＡＳのトグルによって、
列側のアドレスをランダムに選択する。ページサイクル
中は。

カラムアドレスの決定、Ｙスイッチの選択、データアン
プの活性化、データアウトバッファの決着の各々に必要
な時、−九必要としているので、ページモード中のアク
セスは、ＣＡＳアクサスに要する時間とほぼ同等の時間
を必要とする。

一方、ニブルモードではアクセスするセルを４つに限定
してこれに高速でアクセスしており、最初のＲＡＳ　−
ＣＡＳサイクルでは、外部のアドレスによって決定され
たランダムアクセスの１ビツトがアクセスされる通常の
モードで動作する。これ以後、ページモード同様にＣＡ
Ｓをトグルすることによって、最初にアクセスされた１
ビツトを含む４ビットが予め決められた順序にしたがっ
て、シリアルにアクセスされ、高速動作が可能となって
いる。

ここで最初のＲＡＳ　−ＣＡＳアクセルによって固定さ
れる４ビットは、外部アドレスによって決定される１ビ
ツトと、Ｘ側最上位アドレスが逆になっているビットと
、Ｙ側設上位アドレスが逆になっているビットと、Ｘ側
、Ｙ側共に最上位アドレスが逆になっているビットとの
合計４ビツトであり、ニブル動作において高速動作を実
現するためには、最初のＲＡＳ　−ＣＡＳサイクルによ
って決定されるアドレスによって、次のニブルサイクル
においてアクセスされる４ビット及びその順序まですで
に決っているということを利用しなければならない。す
なわち、セルに近い部分は予め最初のＲＡＳ　−ＣＡＳ
サイクルでアクセスしてしまい、センスアンプ、Ｙスイ
ッチ、データアンプ程度までは、すべて４ビツト分動作
させておき、ＣＡＳのトグルによるニブルサイクル中は
、これを、シリアルに選択する４対１デコーダの機能を
果すニブルデコーダと、データアウトバッファとを動か
すのみとする方式が多く採用されている。

この他にもデータアンプ等をインターリブ方式によって
２台にする方式や、逆にデータアウトバッファを４ビッ
ト分持っている方式等内部４ビツトと外部出力１ビツト
との切り換えをどこで行なうかによって、様々な方式が
実現可能である。しかしながらここではデータアンプま
でを４台とし、大型のドライバートランジスタを次段に
持つデータアウトバッファを１台とした場合について説
明するが、本発明は、この様な方式にのみ限定されるこ
となく、他の方式にもあてはまる６一般に、セルに近い
セル側は４ビツト構成とし、ピンに近いピン側は１ビツ
ト構成とし、その間のインターフェースを果すのがニブ
ルデコーダであり、トランジスタ等で実現される４対１
のスイッチをコントロールしていることが多い、第４図
に従来の半導体記憶装置のブロック図を示す。ニブルデ
コーダ４１は、最初のＲＡＳ　−ＣＡＳサイクルで行な
われる様なランダムアクセス用の１／４デコーダとして
の機能を有し、これにより選択された４ビットをシリア
ルにアクセスするシリアルセレクトシフトレジスタとし
ての機能も必要とされている。それぞれの機能を果す部
分をワイヤードオア回路による接続によって実現される
ことが多く、読み出し、書き込みにかかわらず１ビツト
の選択を行なってスイッチ４２−１〜４２−４を一つだ
けオンさせるものである。つまり、ニブルデコーダ４１
によって制御されるニブルスイッチ４２−１〜４２−４
よりセル側では、読み出し時に、Ｘ側、Ｙ側の最上位ア
ドレスに注意する必要は無く、すべて、４ビツト構成と
同様にし、ニブルデコーダ４１にのみ、Ｘ側、Ｙ側設上
位アドレスのデータを供給して、１ビツトを選択すれば
良いわけである。一方、書き込み時には、外部入力ピン
ＤＩＮに入力される書き込みデータは、ニブルデコーダ
を通して、ニブルデコーダよりセル側の４ビツトのうち
、正しい選択アドレス１ビツトにのみ伝達される。この
ためニブルデコーダよりセル側の４ビツト構成の動作の
うち、書き込み動作に関するものは、正しい選択アドレ
スの１ビツトのみ動作させ、他は動作させないという制
御を行なっている。書き込み時にも、４ビツト動作を行
なった場合には、書き込みデータが不定となってしまう
ので、セルデータを破壊してしまう畏れがあり、書き込
みに関しては、内部の４ビツト構成が取れず、ニブルの
サイクルタイムの高速化に対しては、書き込み動作が、
制約になりかねない。

セルからセンスアンプ、Ｙスイッチを経て、入出力バス
ラインに出力されたデータは、読み出し時には、リード
スイッチ（リードＳ、Ｗ、）を通してデータアンプへ伝
達され、一方、書き込み時には、外部入力信号のデータ
がライトスイッチ（ライトＳ、Ｗ、）を通して、直接入
出力バスラインに転送される。読み出しに関しては、リ
ードサイクルであるという判定のみで、４ビツト分同時
に動作させ得るが、書き込み時には、ライトサイクルで
あるかの判定と、どのビットが選択ビットであるかのデ
コードを行なわなければならず。

したがって、リードライトの切り換えスイッチは、ニブ
ルデコーダスイッチとの兼用である方式が考えられる。

この様な形式をとる場合の構成を第５図に示す。

〈発明の解決しようとする問題点〉 上述した従来のニブルスイッチやリードスイッチ、ライ
トスイッチのコントロールは、第１に、その時刻におけ
る選択ビットが、どのビットであるかの判定を行なうも
のであり、同時にそのサイクルがリードサイクルである
か、ライトサイクルであるかの判定も行なう必要がある
。このため。

ニブルスイッチ、リードスイッチ、ライトスイッチを別
々のものとして設けた場合には、それぞれのスイッチご
とにコントロールを行なわなければならず、又、すべて
の機能を果すスイッチを１組だけ用いる場合にはこのス
イッチそのものの構造が複雑となり、しかも、すべての
判定を行なわなければならないため、高速化を行なう場
合の障害となってしまうという問題点がある。

したがって、本発明の目的は制御が容易で高速化に適し
た半導体記憶装置を提供することである。

〈問題点を解決するための手段〉 本発明は入出力端子と、外部アドレス端子と、上記入出
力端子に対応して設けられたデータ入出力回路と、該デ
ータ入出力回路に対応して設けられたデータ入出力バス
と、該データ入出力バスについて複数設けられたデータ
バスと、メモリセルアレイと、上記複数のデータバスの
各々に対応しメモリセルとデータの授受を行なう複数の
入出力バスラインと、書き込み動作か読み出し動作かの
判定を行なう第１の制御回路と、上記複数のデータバス
と上記複数の入出力バスラインとの間に設けられ第１の
制御回路により制御される第１のスイッチ回路と、上記
データ入出力バスと複数のデータバスとの間に設けられ
た第２のスイッチ回路と、該第２のスイッチ回路を制御
する第２の制御回路とを備え、上記第１の制御回路と第
２の制御回路との制御に基づき上記外部アドレス端子に
供給される外部アドレスに対応したランダム選択と予め
定められた順序にしたがうシリアル選択とを可能にする
半導体記憶装置にして、上記第１の制御回路の制御に基
づき書き込み動作か読み出し動作かの判定のみを行ない
、上記第２の制御回路の制御に基づきランダム選択とシ
リアル選択とのデコードを行なうことを特徴としている
。

〈作用〉 本発明の半導体記憶装置により、例えばニブルコントロ
ールとリード・ライトコントロールとを実行するには、
ニブルスイッチ及びリードスイッチを単純化し、ニブル
スイッチ（第２のスイッチ回路）は１／４デコーダとし
てのアドレス選択機能のみ、リードスイッチ（第１のス
イッチ回路）は、ニブルにかかわる最上位アドレスを無
視した４ビツトの同時選択を行なって、リードであるか
、ライトであるかの判定のみを行なう。また、ライトス
イッチ（第１のスイッチ回路）もリードスイッチと同様
にニブルアドレスを無視した４ビツトの同時選択を行な
って、リードであるかライトであるかの判定のみを行な
う。このことによって、それぞれのスイッチの役割を分
担させ、機能を単純化し、しかも、コントロールの容易
さから、高速化を実現することを可能となっている。こ
こで問題となるライト動作について、外部からの書き込
みデータはニブルデコーダ（第２の制御回路）によって
内部４ビツトのうちの１ビツトにしか伝達されないため
、ここからセル側でライト動作を４ビツトに対して行な
うためには残りの３ビツトに対しては外部データとは別
のデータが必要となる。すなわち、残りの３ビツトに対
してはセルの正しい旧データを再び書き込む必要があり
、内部４ビツトの同時ライトを行なう前に必ず内部での
旧データリードが必要となる。そこで１本発明では、ニ
ブルデコーダのランダムアクセスデコーダと、シフトレ
ジスタの機能切り換え、すなわち。

第１番目のアクセスであるＲＡＳ　−ＣＡＳサイクルと
、以降のニブルサイクルとの切り換えを行なっている信
号を用いて、ライトスイッチ及びり一ドスイッッチのコ
ントロールを行ない、最初のＲＡＳ　−ＣＡＳサイクル
において、このサイクルがリードである場合は通常通り
の動作を行ない、このサイクルがライトである場合には
、外部アドレスによって選択されたアドレスにのみ外部
データを書き込み他の３ビツトは読み出しを行ない、こ
の段階で、データバスにはすべて正しいデータが出力さ
れている様にし、これ以降は、４ビツト同時リード又は
同時ライトを簡単なスイッチコントロールによって可能
にしている。すなわち、本発明は、ニブルデコーダのラ
ンダム、シリアルの切り換え信号を利用して、最初のＲ
ＡＳ　−ＣＡＳサイクルにおいて、内部の４本のデータ
バスに正しいデータを出力させる様にすることによって
、以降の内部４ビット同時ライト動作に対応し、セルの
破壊を防ぎなからニブルスイッチ、リードスイッチ、ラ
イトスイッチの機能を単純化することによって、高速化
が図られるという特徴を有している。

換言すれば上述した従来のニブルスイッチコントロール
とリードライトコントロールとに対し、本発明は、ニブ
ルスイッチのコントロールを選択アドレスの決定を行な
うのみとし、一方、リードスイッチはリード時に内部４
ビット動作に対応してニブルセレクトに関するＸ側、Ｙ
側の最上位アドレスを無視したリード・ライト判定のみ
に用い、かつ、ライトスイッチに関しても、ニブルサイ
クル中に関しては４ビツト分すべてに書き込んでしまう
という独創的内容を有している。

〈実施例〉 次に、本発明の実施例について、図面を参照して説明す
る。第１図は、本発明の一実施例を示すニブルモードメ
モリの構成図である。第５図に示した従来例との違いは
、ライト側のパスのコントロールに必要であった１／４
のニブルセレクトのデータが不要となり、ニブルサイク
ル中は、ライトを内部４ビット動作とし、４ビツトすべ
てに書き込み動作を行なうことである。ここで、リード
判定回路１、ライト判定回路２には、第１番目のアクセ
スであるＲＡＳ　−ＣＡＳサイクルと、以降のニブルサ
イクルの切り換え信号による論理とをとる必要がある。

第２図にリード判定回路１及びライト判定回路２におい
てとられるべき論理回路を示し、第３図には、このニブ
ルモードのタイミング図を示す。第２図は、この論理を
とる場合に最も容易に実現できると思われる３人力ＮＡ
ＮＤ回路を用いた論理回路であり、これをライト判定回
路２の中に持ち込めば、本発明のニブルスイッチ構成と
した場合にデータを破壊することなく。

内部４ビツトライトが実現できる。このＮＡＮＤ回路は
、このメモリが２の２Ｎ乗ビット構成である場合のＸ側
及びＹ偏量上位アドレスＸＮ、ＹＮ及びその相補信号Ｘ
Ｎ、ＹＮの組み合わせによって４ビツトランダム選択を
行なうために必要となっていたＸＮ、ＹＮの２人力Ｎ　
Ａ　Ｎ　Ｄ回路を利用して、ここにランダム動作とシリ
アル動作の切り換え信号であるφ１を加えた３人力ＮＡ
ＮＤ回路としたものであり、この出力信号φ２は第３図
に示す様にニブルサイクルに入ると、常にハイレベルに
なる様にしである。すなわち、ＲＡＳ　−ＣＡＳサイク
ルではφ１がハイレベルであるため、他の入力ＸＮ、Ｙ
Ｎ又はＸＮ、ＹＮのデータを取り込み、ランダムアクセ
スを行なって１ビツトのみの選択を行なう。これ以降の
ニブルサイクルにおいてはφ１がロウレベルとなるため
、ＸＮ、ＹＮ、ＸＮ、ＹＮのデータに関わりなく４ビツ
トすべてがハイレベルとなり、４ビツト選択が行なわれ
る。

また、リード判定回路２に対しては、ライト判定回路１
の出力と、信号φ１のＮＡＮＤ回路を用いることによっ
て容易に論理をとることができる。

すなわち、信号φ１がハイレベル時、すなわち、ＲＡＳ
　−ＣＡＳサイクルにおいては、ライト判定回路１によ
って選択される１ビツト以外の３ビツトを選択し、リー
ド動作を行なうことができ、又、φ１がロウレベルの時
は４ビツトともにハイ又はロウ出力となるため容易に４
ビツトリードが可能となる。以上の様にリード判定回路
及びライト判定回路に対してニブルデコーダ３のランダ
ム、シリアルの切り換えを行なう信号φ１を持ち込むこ
とによって容易に本発明のニブルスイッチ構成に対応で
きる判定回路が実現できる。すなわち、リード動作に関
しては、そのサイクルにかかわらず。

内部は、最上位アドレスＸＮ、ＹＮを無視した４ビツト
リードを行ない、ライトに関しては、最初のＲＡＳ　−
ＣＡＳサイクルのみ、外部アドレスＸＮ、ＹＮを取りこ
んだ１ビット動作を行ないつつ、他の３ビツトのリード
を行なって次のニブルモードに備え、ニブルサイクルに
入った場合には、内部４ビツトすべて同時にライト動作
を行なうというスイッチコントロールが可能となる。

なお、本発明はニブルモード以外の動作の実現にも適用
することができる。

〈発明の効果〉 以上説明したように、本発明は常にセルに書き込むべき
データをデータバスに出方させておき、高速のリード動
作と、ニブルサイクル中のシリアルコントロールによる
ライトスイッチの制御を行なうことなく、内部４ビット
ライト動作を行なうことができ、高速なライト動作が実
行できる回路構成となり、しかも書き込みによるセルレ
ベルリストアが行なわれ、なおかつ、煩雑なニブルデコ
ーダのシリアルコントロール信号をライトスイッチに持
ち込む必要が無くなるため、パスライン及び回路の簡素
化と、高速動作メモリの実現が容易になるという効果が
ある。

【図面の簡単な説明】

第１図は一実施例のニブルモードにおける内部４ビツト
、外部１ビット動作のインターフェイス部の構成を示す
ブロック図、 第２図は一実施例を実現するためにライト判定回路に必
要となる論理回路を示す論理回路図、第３図はニブル動
作時の波形図、 第４図及び第５図は従来のニブルモードを実現するにあ
たり、採用されているインターフェイス部の構成をそれ
ぞれ示すブロック図である。 １・・・ライト判定回路、 ２・・・リード判定回路、 ３・・・ニブルデコーダ。 特許出願人　　　　　日本電気株式会社代理人　　弁理
士　　桑　井　清　− 第２図 第３図

Claims (3)

【特許請求の範囲】
1. （１）入出力端子と、外部アドレス端子と、上記入出力
   端子に対応して設けられたデータ入出力回路と、該デー
   タ入出力回路に対応して設けられたデータ入出力バスと
   、該データ入出力バスについて複数設けられたデータバ
   スと、メモリセルアレイと、上記複数のデータバスの各
   々に対応しメモリセルとデータの授受を行なう複数の入
   出力バスラインと、書き込み動作か読み出し動作かの判
   定を行なう第１の制御回路と、上記複数のデータバスと
   上記複数の入出力バスラインとの間に設けられ第１の制
   御回路により制御される第１のスイッチ回路と、上記デ
   ータ入出力バスと複数のデータバスとの間に設けられた
   第２のスイッチ回路と、該第２のスイッチ回路を制御す
   る第２の制御回路とを備え、上記第１の制御回路と第２
   の制御回路との制御に基づき上記外部アドレス端子に供
   給される外部アドレスに対応したランダム選択と予め定
   められた順序にしたがうシリアル選択とを可能にする半
   導体記憶装置にして、上記第１の制御回路の制御に基づ
   き書き込み動作か読み出し動作かの判定のみを行ない、
   上記第２の制御回路の制御に基づきランダム選択とシリ
   アル選択とのデコードを行なうことを特徴とする半導体
   記憶装置。
2. （２）上記入出力端子は各々一個の入力端子と出力端子
   とで構成されている特許請求の範囲第１項記載の半導体
   記憶装置。
3. （３）上記入出力端子は複数個の入出力端子で構成され
   ている特許請求の範囲第１項記載の半導体記憶装置。