JPS58146095A - ダイナミツク型メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明拡、シリアルＲ／Ｗ　　（読出し／書込み）可
能なメモリ回路、特に、ＭＯＳ　）ランジスタで構成さ
れたダイナミック型メモリ回路に関する。

第１図嬬従来のメモリ回路を示す回路図である。

この第１図において、１５０は複数のメモリセルを含む
メモリブロックである。メモリブロック１５０はデータ
ライン１１０，１１１．センス増幅器１０２．データラ
インラッチ手段１０３％コ２ム選択手段１０４および１
０５を含んでいる。

センス増幅器１０２はＲＡＳ　（リード・アクセス・ス
トローブ）信号によシ、クロックを発生するクロック発
生器１０６により読出し情報を増幅するものである。

また、データラインラッチ手段１０３はＣＡＳ（コラム
、アドレス、ストローブ）信号によ）りロックを発生す
るクロック発生器１０７によシ。

読出し情報を増幅するものである。

一方、１０９はアドレス入力によシ、デコードを行うデ
コーダ回路である。このデコーダ回路１０９の出力はセ
ンス増幅器１０２より読出し情報を１対のデータ１１０
，１１１に転送するコラム選択手段１０４および１０５
の入力である。

１１４．１１５はそれぞれＭＯＳ）ランジスタにより構
成されたスイッチ手段である。このスイッチ手段１１４
はデータライン１１０と入出カライン１１２間を接続し
ており、同様に、スイッチ手段１１５はデータライン１
１１と入出カライン１１３間を接続している。

この入出力２イン１１２と１１３はそれぞれ出力データ
バッファ１１７．入カデータバツファ１１８に接続され
ている。出力データバッファ１１７からはデータアウト
信号が出力されるようになっており、入力データバッフ
ァ１１８にはデータ入力信号および書込み信号が入力さ
れるようになっている。

つｔプ、入出カライン１１２，１１３には出力データバ
ツ７ア１１７の入力が転送され、入力データバッファ１
１８の出力が転送されるようになっている。

また、デコーダ１１６には、アドレス入力が入力される
ようになっておシ、このアドレスが入力されることによ
り、スイッチ手段１１４．１１５を制御するものである
。したがってスイッチ制御回路としての機能を呈する。

第３図は第１図のメモリ回路の動作を説明するためのダ
イナミックＲＡＭのリードサイクル（ＲｅａｄＣｙｃｌ
ｅ）　　のタイふチャートである。この第３図において
、　ＲＡＳ（Ｒｏｗ　Ａｄｄｒｅｓ＠５ｔｏｒｏｂｅ）
およびＣＡＳ（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　８ｔｏ
ｒｏｂｅ　）　ｉｊ大入力あり。

Ｄｏｕｔは出力である。リードサイクル１回につきＤｏ
ｕｔ　から１ビット分が出力される。

ＲＡＳ　　信号がｒＩ、Ｊになシ、クロック発生６１０
６の出力により、センス増幅器１０２で読出し情報を増
幅し、デコーダ１０９はアドレス入力によりコラム選択
手段１０４および１０５を通して特定のセンス増幅器１
０２系を選択的にデータライン１１０．１１１に接続す
る。

次に、第３図に示すように、ＣＡＳがｒＬＪにカリ、ク
ロック発生器１０７のクロック信号出力によシ、データ
ラインラッチ手段１０３を用いて読出し情報を増幅する
。他のメモリブロックについても同様の動作を行う。

次に、第３図に示す（Ｄｏｕｔとして示す）ようにスイ
ッチ手段１１４．１１５において、卵数のメモリブロッ
ク１５０のうちの一つを選択的に入出カライン１１２，
１１３に接続し、メモリ情報の読出しをする。

書込みの場合には、デコーダ１１６にアドレスを入力し
て、スイッチ手段１１４，１１５において、複数のメモ
リブロック１５０のうちの一つを選択的に入出カライン
１１２，１１３に接続する次に、コラム選択手段１０４
．１０５を用いて選択的に一つのセンス増幅器系に書込
みをする。

このような第１図のメモリ回路において、アドレス入力
がデコーダ１０９に入力されると、すべてのメモリブロ
ック１５０のメモリ情報がデータライン１１２，１１３
に伝達され、同時にデコーダ１１６は特定のメモリブロ
ック１５０のメモリ情報を選択するため、この特定のメ
モリブロック１５０に結合される１対のＭＯＳトランジ
スタによるスイッチ手段１１４，１１５を導通させる。

これによシ１選択されたデータライン１１０，１１１の
メモリ情報が入出カライン１１２，１１３へ伝達される
。

しかし、読出し信号の１サイクル期間中、デコーダ１１
６の出力状態が固定されているため１選択されたメモリ
ブロック１５０の情報を読みした後、すでにデータライ
ン１１０．１１１に出力されている非選択のメモリブロ
ック１５０の情報を順次入出カライン１１２，１１３に
出力させることができない。

他のメモリブロックのメモリ情報を読み出すためには、
再度センスアンプ１０２をリセットさせた後、データラ
インに転送する必要がある。したがって、第１図に示す
従来のメモリ回路では、メモリ情報を入出カライン１１
２，１１３に読み出すまでのアクセスタイムが長くなる
欠点があった。

たとえば、ｎ型ＭＯＳトランジスタを使用したダイナミ
ック型ＲＡＭでは％４回の読出しサイクルで約８００〜
１０００μ８程度の読出しサイクルを必要とし九。

この発明は、上記従来の欠点を除去するためになされた
もので、シリアルＲ／Ｗ　　可能であり、二・プルモー
ドでの読出しおよび書込み可能なダイナミック型ＲＡＭ
に利用することができるダイナミック型メモリ回路を提
供することを目的とする。

以下、この発明のダイナミック型メモリ回路の実施例に
ついて図面に基づき説明する。第２図はその一！Ｊ　ｍ
　ｆｌｌの構成を示す回路図である、この第２図の場合
は、４ビツトのニブルモード（ＲＡＳ信号がｒＬＪ状Ｌ
！しｆｃＡｓ　信号を複数回入力させて使。

用するモード）で使用可能な１ビツト構成のダイナミッ
クＦＲＡＭの檜成例を示している。

との菓２図において、構成の説明に際しては。

重曹を避けるために、第１図と同一部分には同一符号を
付するにとどめ、第１図とは異なる部分を重点的に述べ
ることにする。

第２図における１０２〜１１８は第１図と同様である。

また、２０１はデコーダを示す。このデコーダ２０１は
アドレス信号により％シフトレジスタ２０３〜２０６を
選択するように、これらのシフトレジスタ２０３〜２０
６に出力するように接続されている。このシフトレジス
タ２０３〜２０６により、スイッチ制御回路２０２が構
成されている。このスイッチ制御回路２０２は選択的に
スイッチ手段１１４，１１５を制御するものである。な
お、２５０〜２５３はメモリブロックである。

上記シフトレジスタ２０３〜２０６の詳細な構成は第７
図に示されている。この第７図において。

Ｃ１は第２図におけるり四ツク発生器１０７の出力であ
シ、第１図にも系されている。この出力Ｃｔｋｉ各シフ
トレジスタ２０３〜２０６に入力されるようになってお
シ、ｔた、第２図のデコーダ２０１の出力２０１ａ〜２
０１ｄも入力されるようになっている。シフトレジスタ
２０３〜２０６はスイッチ手段１１４，１１５の各ゲー
トへの出力端子とし、かつ次段のシフトレジスタへの入
力端子を出力端子としている。

次に１以上のように構成された第２図に示すこの発明の
ダイナミック型メモリ回路の実施例の動作について、第
４図を参照して説明する。この第４図は４ビツトのニブ
ルリードサイクルを示す。

先頭のサイクルは第３図のリードサイクルと同一であＪ
、ＲＡＳ　信号がｒＬＪの状態のままで第１〜第３のニ
ブルリードサイクルが継続する。

第２図において、４ビツトニブルモードでの動作の説明
を行う。リードの場合は、まず、第４図の先頭のリード
サイクル時に前記シフトレジスタ２０３〜２０６のうち
１例として、シフトレジスタ２０３が活性化した場合を
考える。

シフトレジスタ２０３の出力端子がｒＨＪになシ。

他のシフトレジスタ２０４〜２０６の出力端子がｒＬＪ
となる。このとき、メモリブロック２５０に対応するス
イッチ手段１１４，１１５がオンとなり１選択的にこの
メモリブロック２５０が入出カライン１１０．１１３に
接続される。

これにより、メモリブロック２５０からの読出し情報が
この入出カライン１１２，１１３％出力データバツ７ア
１１７を通して％Ｄｏｕｔ　　端子に出力される。

このとき、メそリブロック２５１〜２５３はそれぞれ内
部のデータラッチ手段１０３により読出し情報が各メモ
リブロック内部にラッチされたままである。

次に、第４図の第１のニブルリードサイクル（Ｒｅａｄ
　Ｃｙｃｌｅ　）　　において、ＲＡＳ　がｒＬＪのま
ま。

ＣＡＳ　　がｒＨＪからｒＬＪに変わることによシ、ク
ロック発生器１０７が活性化し、このクロック発生器１
０７の出力Ｃ１により、シフトレジスタ２０３に代わり
、シフトレジスタ２０４が活性化し、シフトレジスタ２
０４の出力端子がｒＨＪになり、他のシフトレジスタ２
０３，２０５，２０６の出力端子はｒＬＪとなる。

このとき、メモリブロック２５１に対応する。忙インチ
手段１１４，１１５がオンとなシ、メモリブロック２５
１が入出カライン１１２，１１３と接続され、メモリブ
ロック２５１からの読出し情報が入出カライン１１２，
１１３．バッファ１１７を通してＤｏｕｔ端子に出力さ
れる。

同様にして、第４図の第２のニブルリードサイクルにお
いて、シフトレジスタ２０５が活性化され、メモリブロ
ック２５２からの読出し情報がＤｏｕｔ　　端子に出力
される。

最後に、第３のニブルリードサイクルにおいて。

シフトレジスタ２０６が活性化され、メモリブロック２
５３からの読出し情報がＤｏｕｔ　　端子に出力される
。以上で、一連の４ビツトニブルリードサイクルが終了
する。

第４図の先頭のリードサイクルにおいて、シフトレジス
タ２０４が活性化した場合、ｔず、メモリブロック２５
１からの読轡（情報はＤｏｕｔ　端子に出力され、続い
て、メモリブロック２５２゜２５３、最後に２５０の読
出し情報がＤｏｕｔ　端子に出力される。

一連の４ビツトニブルリードサイクルでＲＡＳはｒＬＪ
　”ｔ”あシ、ＣＡＳ　は４図ｒＨＪからｒＬＪＫｆｆ
ｔし、その都度メモリブロック２５０〜２５３の情報を
出力する。

次に、書込みの場合について述べる。書込み（以下、ラ
イトと云う）の場合に線絡５図に示すように、先頭のラ
イトサイクルにおいて、シフトレジスタ２０３〜２０６
のうち１例として、シフトレジスタ２０３が活性化した
場合を考える。

このシフトレジスタ２０３が活性化することによシ、そ
の出力端子がｒＨＪになシ、他のシフトレジスタ２０４
〜２０５の出力端子はｒＬＪになる。

このとき、メモリブロック２５Ｇに対応するスイッチ手
段１１４，１１！！がオンとなシ、このメモリブロック
２５０か入出カライン１１２，１１３と接続される。

このとき、入力、データバッファのＷＥｌ端子書込み信
号が入力され’ＤＩ）ｌ端子にデータ書込み入力信号が
入力される。これにょ夛、書込み情報が入力データツイ
ン１１２，１１３．スイッチ手段１１４．１１５、デー
タライシ１１０，１１１を通してメモリブロック２５０
に入力される。

次に、第５図に示す第１のニブルライトサイクルにおい
て、シフトレジスタ２０３に代わり、シフトレジスタ２
０４が活性化し、その出力端子がｒＨＪとなシ、他のシ
フトレジスタ２０３，２０５゜２０６の出力端子はｒＬ
Ｊとなる。このとき、メモリブロック２５１が入出カラ
イン１１２，１１３と接続され、この入出カライン１１
２，１１３からの書込み情報がメモリブロック２５１に
入力される。

同様にして、第５図の第２ニブルライトサイクルにおい
て、シフトレジスタ２０５が活性化し。

その出力端子が「ＨＪとなシ、他のシフトレジスタ２０
３．２０４．２０６の出力端子がｒＬＪとなることによ
シ、メモリブロック２５２に対応する入出カライン１１
２，１１３がメモリブロック２５２に接続され、仁の入
出カライン１１２，１１３からの書込み情報がメモリブ
ロック２５２に入力される。

最後に、第５図において、第３のニブルライトサイクル
では、シフトレジスタ２０６が活性化され、メモリブロ
ック２５３に対応する入出カライン１１２，１１３が接
続され、この入出カッイン１１２．１１３とメモリブロ
ック２５３が接続され、このメモリブロック２５３に書
込み情報か入力される。

以上説明したように、上記第２図に示す第１の実施例で
は、シフトレジスタ２０３〜２０６ｔ−含むスイッチ制
御回路２０２により、メモリブロック２５０〜２５３を
指定する機能を有しているため、任意の一つのメモリブ
ロックに選択的に読出しおよび書込みができる機能を有
するとともに。

ニブルモードで継続して次の系よシ続出しおよび書込み
を行うことのできる利点がある。

また、この発明の実施例によプ、たとえば、ｎ型ＭＯ８
）？ンジスタを使用したダイナミック型ＲＡＭ　　では
、約３００〜４００ｎｓ　　程度の４ビットニブル読出
しサイクルが可能となった。

上記第１の実施例では、４ビツトのニブルモードで使用
可能な１ビツト構成のダイナミックＩｊＩＲＡＭの構成
例につき説明したが、第６図に示すごとく、上記実施例
にさらに書込みラッチ手段３０１を設けることにより、
よシ高速のニブルライトサイクル管実現できる。

この第６図に示すように、書込みラッチ手段３０１は各
メモリブロック２５０〜２５３ごとに設けられてお）、
書込みラッチ手段３０１内におけるＶｅｃは電源を表し
ている。この第６図において、符号１０２〜１１５で示
す部分は第１図と同様であり、また＆２０１〜２０６で
示す部分は第２図と同様である。

第６図では、さらに、書込みラッチ手段３０１の入力端
子３０４．３０５が設けられておシ、この入力端子３０
４．３０５はそれぞれスイッチ手段３０２，３０３に接
続されている。このスイッチ手段３０２はさらに入力デ
ータバツ７ア３０６出力端子に接続されており、スイッ
チ手段３０３は出力端子３０８に接続されている。

この人力データバッファ３０６のＤＩ端子にはデータ書
込み入力信号が入力され％ＷＥ端子には書込み信号が入
力されるようになっている。

また、出力データバッファ３０７の入力端子３１０．３
１１にはそれぞれスイッチ手段１１４゜１１５が接続さ
れてお夛、この出力データバッファ３０７のＤｏｕｔ　
　端子から読出し情報が読み出されるようになっている
。

次に、この第６図の実施例の動作について説明する。ニ
ブルライトサイクルにおいて、先頭のライトサイクルで
スイッチ制御回路２０２のシフトレジスタ２０３〜２０
６のうち１例として、シフトレジスタ２０３が活性化し
た場合を考える。

このシフトレジスタ２０３が活性化されることによシ、
その出力端子がｒＨＪとなシ他の残ｐのシフトレジスタ
２０４〜２０６の出力端子はｒＬＪとなる。このときシ
フトレジスタ２０３の出力により、メモリブロック２５
０に対応するスイッチ手段３０２，３０３がオンとなり
、人力データバッファ３０６の出力端子３０８，３０９
がメモリブロック２５０内の書込みラッチ手段３０１に
接続される。

これにより、入力データバッファ３０６に入力された書
込み情報（すなわち、ＷＥ端子から入力され良書込み信
号）が出力端子３０８．３０９゜スイッチ手段３０２，
３０３を介して、書込みラッチ手段３０１に書き込まれ
る。

上記第１の実施例では、第２図に示すごとく。

入出カライン１１２，１１３からの書込み情報がデータ
ライン１１０および１１１ｖＣ入力されるが・この第２
の実施例では、書込みラッチ手段３０１を経由して、デ
ータライン１１０および１１１に入力される。

したがって、第２の実施例では、入カデータノくツファ
３０６の出力端子３０８．３０９からの書込み情報を書
込みラッチ手段３０１に入力した後は、トの書込みラッ
チ手段３０１により自動的にデータライン１１０，１１
１に書込み情報が入力される。

これにより、メモリブロック２５０の書込みラッチ手段
３０１に書込み情報を入力するのみで。

その後すぐに接続すゐ第１のニブルライトサイクルに移
行することができるため、高速のニブルライトサイクル
が可能となる。

次に、第５図の第１のニブルライトサイクルにおいて、
シフトレジスタ２０３に代わり、シフトレジスタ２０４
が活性化し、その出力端子がｒＨＪになり、他のシフト
レジスタ２０３．２０５，２０６の出力端子はｒＬＪと
なる。

仁のとき、メモリブロック２５１が入力データバツ７ア
３０６の出力端子３０８．３０９に接続され、この出力
端子３０８，３０９からの書込み情報がメモリブロック
２５１内の書込みラッチ手段３０１に入力され、その後
、自動的にデータライン１１０および１１１に入力され
る。

同様にして、第５図の第２のニブルライトサイクルにお
いて、シフトレジスタ２０５が活性化し、その出力端子
がｒＨＪとなり、他のシフトレジスタ２０３．２０４．
２０６の出力端子が「Ｌ」となる。このとき、メモリブ
ロック２５２の書込みラッチ手段３０１に入力データバ
ツ７アａ０６の出力端子３０８，３０９からの書込み情
報が入力され、その後自動的にデータライン１１０およ
び１１１に入力される。

最稜に、第３のニブルライトサイクルにおいて。

シフトレジスタ２０６が活性化し、その出力端子がｒＨ
Ｊになるとともに、他のシフトレジスタ２０３〜２０５
の出力端子がｒＬＪになる。シフトレジスタ２０６の出
力端子がｒＨＪになることによシ、入力データバツ７ア
３０６の出力端子３０８，３０９からの書込み情報がメ
モリブロック２５３内の書込みラッチ手段３０１に入力
され、その後、自動的にデータライン１１０および１１
１に入力される。

以上のように、この発明のダイナミック型メモリ回路に
よれば、データライン入出カラインを選択的に接続する
スイッチ手段をアドレス信号によシ選択的に開閉させる
スイッチ制御回路として。

複数のシフトレジスタな直列にループ接続してアドレス
信号によりこのシフトレジスタを選択するとと′４１に
、最初に選択されたシフトレジスタがＣＡＣ信号に同期
したクロック信号によりスイッチ手段を開閉する制御信
号を出力し、このクロック信号が入力されるごとに順次
シフトレジスタから制御信号を切シ換えて出力するよう
にしたので。

シリアルの書込みと読出しが可能となり、ニブルモード
での読出しおよび書込みが可能なダイナミック型ＲＡＭ
　に利用することができる利点がある。

【図面の簡単な説明】

第１図は従来のメモリ回路の構成を示す回路図。 第２図はこの発明のダイナミック型メモリ回路の一実施
例の構成を示す回路図、第３図は第１図のメモリ回路の
動作を説明するためのダイナミックＲＡＭのリードサイ
クルのタイムチャート、第４図は第２図のダイナミック
型メモリ回路の動作を説明するためのニブルリードサイ
クルのタイムチャート、第５図はこの発明のダイナミッ
ク型メモリ回路の動作を説明するためのニブルライトサ
イクルのタイムチャート、第６図はこの発明のダイナミ
ック型メモリ回路の第２の実施例を示す回路図、第７図
は第２図のダイナミック型メモリ回路におけるシフトレ
ジスタの詳・細な構成を示す回路図である。 １０２・・・センス増幅器、１０３・・・データライン
ラッチ手段、１０４，１０５・・コラム選択手段、１０
６．１０７・クロック発生器、１０９，２０１・・・デ
コーダ、１１０，１１１・・データライン。 １１２．１１３・・入出カライン、１１４．１１５　。 ３０２．３０３・・スイッチ手段、１１７・・・出力デ
ータパツファ、１１８，３０６・・・入力データノ（ツ
７ア、２０２・・・スイッチ制御回路、２０３〜２０６
・・シフトレジスタ、３０１・・書込みラッチ手段、３
０８．３０９・・・出力端子、３１０，３１１・・・入
力端子、２５０〜２５３・・メモリブロック。 特許出願人　沖富９．工業株式会社 手続補正書 昭和５７年８月３１日 特許庁長官若杉和夫　殿 １、事件の表示 昭和ｓ７年　特　許　願第　２７８７４２、発明の名称 メイナ々ツク製メ篭り回路 ３、補正をする者 事件との関係　　　　　特　許　出願人（Ｏｊ！１１）
）沖電気工業株式会社 ４、代理人 ５、補正命令の日付　　昭和　　年　　月　　日（１尭
）６、補正の対象 明細書の発明の詳細な説明および図面の簡単な説−の欄 ７、補正の内容 別紙の通り ７　補正の内容 １）明細書４頁１３行、１４行各々［５ｔｏｒｏｂｅ　
Ｊを「５ｔｒｏｂ・」と訂正する。 ２）同６頁２行［１１２、ｌ　ｌ　３Ｊ　ｔ　「１１０
゜１１１」と訂正する。 ３）同１０頁２行ｒｌ１３ｊｅｒｌｌｌＪと訂正する。 ４）同１１貞１７行「情報は」を１情報が」と訂正する
。 ５）同１２ｊｊｌ　２行「２０５Ｊを［２０６Ｊと訂正
する。 ６）同１２頁末行１入力データ」を１入出力データ」と
訂正する。 ７）同１５頁１８行１出力端子に」を「の出力端子３０
９に」と訂正する。 ８）同１７頁３行「ＷＥｊを［ＤＩＪと訂正する。 ９）同１７頁４行「書込み信号」を「データ書込み入力
信号」と訂正する。 １０）　同２０頁１行ＪＣＡＣＪを［ｃＡｓ、Ｊと訂正
する。 １１）同２１頁８行１−１１７Ｊを「１１７，３０７」
と訂正する。 １２）同２１頁１２行ｒｓｘｏ、ａｘ１」をｒ３ｏ４．
３ｏｓ　、３１Ｇ　、３１１Ｊと訂正するＯ

Claims (1)

1. 【特許請求の範囲】 口）それぞれがリードアクセスストローブ信号およびコ
   ラムアドレスストローブ信号に同期したり四ツク信号に
   より選択的にメモリ情報を伝達する複数組の一対のデー
   タラインと、＃記メモリ情報を伝達する１対の入出カラ
   インと、前記データラインのそれぞれと前記入出カライ
   ン間に結合されかつ前記データラインと前記入出カライ
   ンを選択的に接続する複数のスイッチ手段と、複数のシ
   フトレジスタを直列にループ接続して構成されアドレス
   信号によ〉選択されるとともに最初に選択されたシフト
   レジスタが前記クロック信号により制御されて前記スイ
   ッチ手段の開閉制御管行う制御信号を出力しかつ前記ク
   ロック信号が入力されるごとに次段の前記シフトレジス
   タが順次前記制御信号を出力するスイッチ制御回路とよ
   〕なるダイナさツク型メモリ回路。 （２）リードアクセスストローブ信号がｒＩＪレベルの
   期間中複数のシフトレジスタが順次制御信号を出力する
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック製メモリ回路。