JPS62277692A

JPS62277692A - 半導体記憶装置用出力バツフア回路

Info

Publication number: JPS62277692A
Application number: JP61120234A
Authority: JP
Inventors: Shoichiro Kawashima; 将一郎川嶋
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-05-27
Filing date: 1986-05-27
Publication date: 1987-12-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔目　次〕概要産業上の利用分野従来の技術発明が解決しようとする問題点問題点を解決するための手段作用、　　実施例発明の効果〔概　要〕センスアンプと出力端子との間に挿入される半導体記憶
装置用比カバソファ回路であって、ゲート回路の出力が
記憶される記憶回路をチップ選択信号で終端回路が高イ
ンピーダンス状態（ハイゼット状Ｌｉ）に選択されるよ
うに構成することにより、所定のアドレス信号に対応し
た正規のデータのみが出力端子に送出されることを可能
とする。

〔産業上の利用分野〕

本発明は半導体記憶装置用比カバ７フア回路に関し、特
に、センスアンプと出力端子との間に挿入される半導体
記憶装置用比カバソファ回路に関する。

〔従来の技術〕

第５図は従来の半導体記憶装置用比カバソファ回路の一
例を示す回路図である。

出カバソファ回路２５はセンスアンプ１３と出力端子６
との間に挿入されるもので、概略、ゲート回路２５１と
、記憶回路２５２と、出力遮断回路２５３と、終端回路
２５４と、を備えている。

出カバソファ回路２５は、例えばＣ３型（チップ選択型
）の半導体記憶装置に使用されるものであるが、このＣ
３型の半導体記憶装置はスタンバイ状態の複数のチップ
の中からＣＰＵ　（中央処理装置）の命令に従って選択
される所定のチップだけにＣＳ信号（チップ選択信号）
を与えて該所定のチップのみをアクティブ状態とし、こ
れにより、半導体記憶装置の消費電力を減少させること
ができるというものである。

センスアンプ１３の出力は、ゲート回路２５１を構成し
ているＮＡＮＤゲート２５１１の第１の入力およびＮＯ
Ｔゲート２５１３を介してＮＡＮＤゲート２５１２ｆ７
）第１の入力にそれぞれ供給されている。また、ＮＡＮ
Ｄゲ−）２５１１および２５１２の各第２の人力にはＬ
Ａ信号（ラッチ信号）がそれぞれ供給され、このＬＡ信
号によりセンスアンプ１３の出力をゲーティングするよ
うになされている。ＮＡＮＤゲート２５１１および２５
１２の各出力はフリップフロップである記憶回路２５２
を構成しているＮＡＮＯゲート２５２１および２５２２
の各第２の入力にそれぞれ供給されている。

ＮＡＮＤゲート２５２１の第１の入力にはＮＡＮＤゲー
ト２５２２の出力が供給され、また、ＮＡＮＤゲート２
５２２の第１の入力にはＮＡＮＤゲート２５２１の出力
が供給されている。ＮＡＮＤゲート２５２２の出力は出
力遮断回路２５３を構成しているＮＡＮＯゲート２５３
１の第２の入力およびＮＯＲゲート２５３２の第１の入
力にそれぞれ供給されている。

ＮＡＮＤゲート２５３１の第１の入力にはＯＥ’信号（
出力可能化信号）が供給され、また、ＮＯＲゲート２５
３２の第２の入力にはＯＥ’信号（反転された出力可能
化信号）が供給されている。通常、０Ｅ信号および丁π
信号はアドレス信号やＬＡ信号に対して独立とされてお
り、例えば、複数のメモリ素子（特に、そのデータ出力
端）が同一のパスラインを共用するとき所定のメモリ以
外をハイゼット状態に保持するため等に使用されるが、
前記従来例におけるＯＥ’信号および万１１信号はＣＳ
信号（チップ選択信号）の支配をも受けるようになされ
ている。ＮＡＮＤゲート２５３１の出力およびＮＯＲゲ
ート２５３２の出力は終端回路２５４を構成しているＰ
型ＭＩＳトランジスタ２５４１のゲートおよびＮ型ＭＩ
Ｓ）ランジスタ　２５４２のゲートにそれぞれ供給され
ている。

Ｐ型ＭＩＳＩ−ランジスタ２５４１のドレインとＮ型Ｍ
ＩＳＩ−ランジスタ２５４２のドレインは共通接続され
出力端子６に接続されている。また、Ｐ型ＭＩＳトラン
ジスタ２５４１のソースには高電位の電源電圧ＶＤＯが
印加され、Ｎ型ＭＩＳ）ランジスタ２５４２のソースに
は低電位の電源電圧Ｖ、Ｂが印加されている。

そして、この出カバソファ回路２５は、アドレス信号に
よりメモリセルがそのアドレス信号に対応したデータを
送出するまでのアクセスタイムよ　２りも僅かに長い時
間だけ遅延されたＬＡ信号によってセンスアンプ１３の
出力を新たにラッチするようになされている。

〔発明が解決しようとする問題点〕

従来の半導体記憶装置用比カバソファ回路は、例えば、
前記出カバソファ回路２５のようにＬＡ信号によってセ
ンスアンプ１３の出力を新たにゲーティングするように
なされている。このＬＡ信号は、上述したように、アド
レス信号が入力されてからメモリセルがそのアドレス信
号に対応したデータを送出するまでのアクセスタイムよ
りも僅かに遅延されてゲート回路２５１に供給される。

そして、これにより出力端子６には前記アドレス信号に
対応した正規のデータが出力されることになる。

しかし、このＬＡ信号によるゲート回路２５１のゲーテ
ィングが行われるまで記憶回路２５２はアドレス信号に
対応した正規のセンスアンプ１３の出力データとは異な
るデータを記憶していることに゛　　なる。ＣＳ型の半
導体記憶装置にあっては、ＣＳ信号によりチップが選択
されて出力制御回路２５が７クテイブ状態になると、こ
のチップ選択時からＬＡ信号により出力ゲーティングが
行われるまでの間、出力端子６にはアドレス信号に対応
した正規のデータとは異なるデータ、例えば、以前のア
ドレスに対応したデータが送出されることになる。

このように、チップ選択時から出力ゲーティング時まで
出力端子６に正規のデータとは異なるデータが送出され
ると、出力ゲーティングによる正規のデータが出力端子
６に送出される度毎に、正規のデータとは異なる余計な
出力データを出力端子６に送出することになるため消費
電力が増大し、電源等のノイズ発生源にもなっているの
が現状である。

本発明は、上述した従来形の出カバソファ回路に鑑み、
ゲート回路の出力が記憶される記憶回路をチップ選択信
号で終端回路がハイゼット状態に選択されるように構成
することにより、所定のアドレス信号に対応した正規の
データのみが出力端子に送出されるようにすることを目
的とする。

〔問題点を解決するための手段〕

第１図は本発明に係る半導体記憶装置用比カバソファ回
路の原理ブロック図である。　　　゛本発明によれば、
センスアンプ１３と出力端子６との間に挿入される半導
体記憶装置用出力バッファ回路５であって、前記センス
アンプ１３の出力が供給され第１の信号により該センス
アンプ出力の送出を行うゲート回路５１と、該ゲート回
路５１の出力を記憶する記憶回路５２と、該記憶回路５
２に記憶された内容に応じて前記出力端子６にデータ出
力信号を出力する終端回路５４と、を具備し、前記記憶
回路５２は第２の信号により前記終端回路５４を高イン
ピーダンス状態にする出力を送出するようにしたことを
特徴とする半導体記憶装置用比カバソファ回路５が提供
される。

〔作　用〕

上述した本発明の出カバソファ回路５によれば、ゲート
回路５１の出力が記憶される記憶回路５２は第２の信号
により終端回路５がハイゼット状態に選択されるように
なされているため、第１の信号によるセンスアンプの出
力ゲーティングが行われるまでハイゼット状態を保持す
ることにより、所定のアドレス信号に対応した正規のデ
ータのみが出力端子６に送出されることになる。

〔実施例〕

以下、本発明に係る半導体記憶装置用比カバソファ回路
の実施例を図面に従って説明する。

第２図は半導体記憶装置の一例を示すブロック図である
。

出カバソファ回路５は、センスアンプ１３と出力端子６
との間に挿入されるものであるが、まず、この出カバソ
ファ回路５が組込まれるＣ３型（チップ選択型）の半導
体記憶装置について簡単に説明する。

ＣＳ型の半導体記憶装置は、スタンバイ状態の複数のチ
ップからＣＰＵ　（中央処理装置）の命令に従って選択
される所定のチップだけにＣ８信号（チップ選択信号）
を与えて該所定のチップのみをアクティブ状態とし、こ
れにより、半導体記憶装置の消費電力を減少させること
ができるというものである。

τ子信号（反転されたチップ選択信号）はＣＳバッファ
１に印加され、書込み制御回路１２、アドレスバッファ
７、アドレス・トランジェント・ディテクタ８、出カバ
ソファ回路５、ラッチ用りロフク１６、クロック発生回
路１４、ハイゼット制御回路４、ＷＥバッファ２および
ＯＥバッファ３にそれぞれ供給されている。このてＳ　
（Ｃ３）信号によりチップが動作可能状態となる。

Ｗ子信号（反転された書込み可能化信号）はＷＥバッフ
ァ２に印加され、クロック発生回路１４、書込み制御回
路１２およびハイゼット制御回路４にそれぞれ供給され
ている。また、ＯＥ信号（反転された出力可能化信号）
はＯＥバッファ３に印加され、ハイゼット制御回路４に
供給されている。

このＷＥ　（ＷＥ）信号は書込み状態か読出し状態かに
よって異なる信号レベルであるのはいうまでもない。

アドレス信号はアドレスバッファ７に印加され、ローデ
コーダ９およびコラムデコーダ１１にそれ・ぞれ供給さ
れている。また、アドレスバッファ７に接続されたアド
レス・トランジェント・ディテクタ８の出力はクロック
発住回路工４に供給されている。このアドレス信号によ
り、メモリセル１０から該アドレス信号に対応した所定
のデータが送出されることになる。また、アドレス・ト
ランジェント・ディテクタ８はアドレス信号のアドレス
変化点を検出するものである。

ローデコーダ９はメモリセル１０に接続され、また、メ
モリセル１０はコラムデコーダ１１に接続されている。

このコラムデコーダ１１の入出力端子には書込み制御回
路１２の出力端子およびセンスアンプ１３の入力端子が
共通接続されている。

この書込み制御回路１２は、メモリセル１０に対するデ
ータの書込みを制御するためのものであり、該書込み制
御回路１２には、データ入力端子１８からの書込みデー
タが供給される入カバソファ回路１７の出力が供給され
ている。

そして、センスアンプ１３の出力は出カバソファ回路５
に供給され、そして、出力バッファ回路５の出力は出力
端子６に供給されている。

クロック発生回路１４の出力はディレィ回路１５に供給
され、また、ディレィ回路１５の出力はラッチ用クロッ
ク１６に供給されている。そして１、ラッチ用クロック
１６の出力は出カバソファ回路５に供給されている。こ
の出カバソファ回路５に供給されるττ（ＬＡ）信号は
、アドレス信号が入力されてからメモリセルがそのアド
レス信号に対応したデータを送出するまでのアドレス時
間よりも僅かに長い時間だけディレィ回路１５により遅
延されている。

ハイゼット制御回路４の出力は出カバソファ回路５に供
給されるが、この出力バッファ回路５に供給されるＯＥ
’　　（ＯＥ’）信号はＯＥ倍信号けでなくτ子信号お
よびｗ子信号の支配をも受けるようになされている。

次に出力バッファ回路５について詳述する。

第３図は本発明に係る半導体記憶装置用出カバソファ回
路の一実施例を示す回路図である。

出カバソファ回路５はセンスアンプ１３と出力端子６と
の間に挿入されるもので、概略、ゲート回路５１と、記
憶回路５２と、出力遮断回路５３と、終端回路５４とを
備えている。

センスアンプ１３の出力は、ゲート回路５１を構成して
いるＮＯＲゲート５１１の第２の人力およびＮＡＮＤゲ
ート５１２の第１の入力にそれぞれ供給されている。ま
た、ＮＯＲゲート５１１の第１の入力には■τ倍信号反
転されたラッチ信号）が供給され、ＮＡＮＤゲート５１
２の第２の入力にはＬＡ信号（ラッチ信号）が供給され
ている。

ＮＯＲゲート５１１の出力は記憶回路５２のＮＯＲゲー
ト５２１の第１の入力に供給されている。ＮＯＲゲート
５２１の第２の入力にはＮＯＲゲート５２２の出力が供
給され、また、ＮＯＲゲート５２２の第２の入力にはＮ
ＯＲゲート５２１の出力が供給されている。そして、Ｎ
ＯＲゲート５２２の第１の人力にはτ子信号（反転され
たチップ選択信号）が供給されている。これら２つのＮ
ＯＲゲート５２１および５２２により第１のフリップフ
ロップ５２ａが構成されている。

同様に、ＮＡＮＤゲート５１２の出力は記憶回路５２の
ＮＡＮロゲート５２３の第２の入力に供給されている。

ＮＡＮＤゲート５２３の第１の入力にはＮＡＮＤゲート
５２４の出力が供給され、また、ＮＡＮＤゲート５２４
の第１の人力には゛ＮＡＮＯＮＯＲゲート５１１供給さ
れている。そして、ＮＡＮＤゲート５２４の第２の入力
にはＣ８Ｓ信号（チップ選択信号）が供給されている。

これら２つのＮＡＮＤゲート５２３および５２４により
第２のフリップフロップ５２ｂが構成されている。

ＮＯＲゲート５２２の出力は出力遮断回路５３を構成し
ているＮＡＮＤゲート５３１の第２の入力に供給され、
また、ＮＡＮＤゲート５３１の第１の入力にはＯＥ’信
号（出力可能化信号）が供給されている。

同様に、ＮＡＮＤゲート５２４の出力は出力遮断回路５
３を構成している。ＮＯＲゲート５３２の第１の入力に
供給され、また、ＮＯＲゲート５３２の第２の人力には
丁τ′信号（反転された出力可能化信号）が供給されて
いる。

ＮＡＮＤゲート５３１の出力は終端回路５４を構成して
いるＰ型ＭＩＳトランジスタ５４１のゲートに供給され
、また、ＮＯＲゲート５３２の出力は終端回路５４を構
成しているＮ型ＭＩＳ）ランジスタ５４２のゲートに供
給されている。Ｐ型ＭＩＳ）ランジスタ５４１のドレイ
ンとＮ型ＭＩＳ）ランジスタ５４２のドレインは共通接
続され出力端子６に接続されている。また、Ｐ型ＭＩＳ
）ランジスタ５４１のソースには高電位の電源電圧ＶＤ
ＩＩが印加され、Ｎ型ＭＩＳ）ランジスタ５４２のソー
スには低電位の電源電圧ＶＳＳが印加されている。

次に、上述した実施例の動作について説明する。

第４図は本発明の半導体記憶装置用比カバソファ回路の
動作を説明するためのタイミング図である。

本発明の出カバソファ回路５は、従来の出力バッファ回
路の出力（９）において、出力端子６に送出されていた
所定のアドレス信号に対応した正規のデータＡ　＋、　
Ｂ　１．　Ｃｒ、・・・・・・・・・とは異なるデータ
Ａ、’、Ｂ＋　　’、Ｃｒ　　’、　　・・・・・・・
・・をなくし、所定のアドレス信号に対応した正規のデ
ータＡ　ｚ、　Ｂ　ｚ。

Ｃｔ、・・・・・・のみが出力端子６に送出されるよう
にするものであり、前記データＡ＋　　’、Ｂ＋　　’
、Ｃ＋・・・・・・に対応する出力はハイゼット状態に
保持されることになる。

第４図はτ子信号（Ｃ）、ττ傷信号ｄ）。

丁子信号（ｅ）および丁子′信号（ｆ）が示されている
が、これらはそれぞれＣ８信号、ＬＡ信号、ＯＥ倍信号
よびＯＥ’信号の反転信号であり、タイミングも全く同
一である。

τ子信号（Ｃ）は、ＣＰＵの命令に従ってスタンバイ状
態の複数のチップから所定のチップを選択し、そのチッ
プをアクティブ状態とするものである。

ττ傷信号ｄ）はゲート回路５１にセンスアンプ１３の
出力を新たに通過させ記憶回路５２にラッチさせるため
のもので、このｒτ子信号ｄ）は、例えば、アドレスＡ
、のアドレス信号（ａ）がアドレスバッファ７に印加さ
れてからディレィ回路゛１５により時間Ｔ８だけ遅れて
ラッチ用クロック１６から送出される。この遅延時間Ｔ
、は、アドレス八〇のアドレス信号（ａ）がアドレスバ
ッファ７に印加されてから、センスアンプの出力（ｂ）
に示されるようにメモリセル１０がそのアドレスＡ０に
対応したデータＡを出力するまでのアクセスタイムＴ、
よりも僅かに長く設定されていて、この遅延時間Ｔ２の
ττ傷信号ｄ）によりアドレスＡ０のアドレス信号（ａ
）に対応した正規のデータＡ２が出力端子６から送出さ
れるようになされている。

丁子信号（ｅ）は、アドレス信号（ａ）やττ傷信号ｄ
）から独立系統とされており、例えば、複数のメモリ素
子（特に、そのデータ出力端）が同一のパスラインを共
用するとき所定のメモリ以外をハイゼット状態に保持す
るため等に使用されるものである。百百′信号（ｆ）は
出力遮断回路５３に供給されるもので、丁子信号（ｅ）
だけでなくτ子信号（Ｃ）およびＷ子信号の支配をも受
けるようになされている。

まず、時間１．でτ子信号（Ｃ）が出力されると、具体
的には、第１のフリップフロップ５２ａを構成している
ＮＯＲゲート５２２の第１の入力に供給されているτ子
信号（Ｃ）が低レベル−高レベルと非選択状態に変化す
ると、第１のフリップフロップ５２ａはリセットされ出
力（ＮＯＲゲート５２２の出力）は低レベルとなる。

ここで、低レベルの信号または出力というのは低電位の
電源電圧ＶＳＳと等しい電位であり、また、高レベルの
信号または出力というのは高電位の電源電圧Ｖ、と等し
い電位である。この第１のフリップフロップ５２ａの出
力は出力遮断回路５３を構成しているＮＡＮＤゲート５
３１の第２の入力に供給される。このＮＡＮＤゲート５
３１の第１の人力に供給されるＯＥ’信号はＣ８信号と
同様に変化し、そして、高レベルで保持されるのでＮＡ
ＮＤゲート５３１の出力は高レベルとなる。これにより
、終端回路５４を構成しているＰ型ＭＩＳ）ランジスタ
５４１のゲートは高レベル（電源電圧■。。と等しい電
位）となり、Ｐ型ＭＩＳ）ランジスタ５４１はオフ状態
となる。

同様に、第２のフリップフロップ５２ｂを構成している
ＮＡＮＤゲート５２４の第２の入力に供給されているＣ
８信号が高レベル−低レベルと変化すると、第２のフリ
ップフロップ５２ｂはリセットされ出力（ＮＡＮＤゲー
ト５２４の出力）は高レベルとなる。この第２のフリッ
プフロップ５２ｂの出力は出力遮断回路５３を構成して
いるＮＯＲゲート５３２の第１の入力に供給される。こ
のＮＯＲゲート５３２の第２の入力に供給される百百′
信号（ｅ）はＣＳ信号（Ｃ）と同様に変化し、そして低
レベルで保持されるのでＮＯＲゲート５３２の出力は低
レベルとなる。これにより、終端回路５４を構成してい
るＮ型Ｍ　ｒ　Ｓ　）ランジスタ５４２のゲートは低レ
ベル（電源電圧Ｖ１Ｓと等しい電位）となり、Ｎ型ＭＩ
Ｓトランジスタ５４２はオフ状態となる。

このように、記憶回路５２にτ子信号（Ｃ）（およびＣ
８信号）が供給されると、出力端子６はハイゼット状態
となる。

次に、時間む２で外部からので子信号が高レベル→低レ
ベルと変化すると、第１のフリップフロップ５２ａに加
わるτ子信号は高レベル−低レベルと変化し、同時に、
第２のフリップフロップ５２ｂに加わるＣ８信号は低レ
ベル−高レベルと変化する。しかし、記憶回路５２は、
ττ倍信号高レベル、また、ＬＡ信号が低レベルであり
、さらに、ゲート回路５１によってセンスアンプ１３の
出力と信号的に切離されているのでリセット状態を保持
することになる。このとき、■τ′信号が低レベル、ま
たＯＥ”信号が高レベルとなり出力遮断回路５３の遮断
状態解除によっても、第１のフリップフロップ５２ａの
出力は低レベル、また、第２のフリップフロップ５２ｂ
の出力は高レベルに保持されているために、ＮＡＮＤゲ
ート５３１の出力は高レベルとなり終端回路５４のＰ型
Ｍｉｓ）ランジスタ５４１はオフ状態であり、かつＮＯ
Ｒゲート５３２の出力は低レベルとなり終端回路５４の
Ｎ型ＭＴＳトランジスタ５４２はオフ状態のままである
。この終端回路５４の出力高インスピーダンス状態から
アドレスＢ０のアドレス信号（ａ）がアドレスバッファ
７に印加されると、それから遅延時間Ｔ。

たけ経過した時間ｔ、でττ倍信号ｄ）が出力されるこ
とになる。具体的には、ゲート回路５１を構成している
ＮＯＲゲート５１１の第１の入力に供給されているττ
倍信号ｄ）が高レベル−低レベルと変化し、またＮＡＮ
Ｄゲート５１２の第２の入力に供給されているＬＡ信号
が低レベル−高レベルと変化すると、記憶回路５２の第
１のフリップフロップ５２ａおよび第２のフリップフロ
ップ５２ｂはそれぞれ新たにセットされることになる。

例えば、センスアンプ１３の出力が低レベルのとき、ゲ
ート回路５１のＮＯＲゲート５１１の出力は、ｒτ倍信
号ｄ）の高レベル−低レベルの変化に伴って低レベル→
高レベルと変化し、このＮＯＲゲート５１１の出力変化
により記憶回路５２の第１のフリップフロップ５２ａの
出力（ＮＯＲゲート５１１の出力）は低レベルとなる。

これにより、出力遮断回路５３のＮＡＮＤゲート５３１
の出力は高レベルとなり、終端回路５４のＰ型Ｍｉｓ）
ランジスタ５４１はオフ状態となる。また、ゲート回路
５１のＮＡＮＤゲート５１２の出力は、ＬＡ信号が低レ
ベル→高レベルと変化しても高レベルのままであり、記
憶回路５の第２のフリップフロップ５２ｂの出力（ＮＡ
ＮＤゲート５２４の出力）は低レベルとなる。これによ
り、出力遮断回路５３のＮＯＲゲート５３２の出力は高
レベルとなり、終端回路５４のＮ型ＭＩＳトランジスタ
５４２はオン状態となる。そして、出力端子６には低レ
ベルの出力が送出されることになる。

逆に、センスアンプ１３の出力が高レベルのときは、記
憶回路５２の第１のフリップフロップ５２ａの出力（Ｎ
ＯＲゲート５２２の出力）が高レベルとなり、また、第
２のフリップフロップ５２ｂの出力（ＮＡＮＤゲート５
２４の出力）が低レベルとなる。

これにより終端回路５４のＰ型ＭＩＳ）ランジスタ５４
１はそのゲートが低レベルでオン状態となり、Ｎ型ＭＩ
ＳＩ−ランジスタ５４２はそのゲートが低しベルでオフ
状態となる。そして、出力端子６には高レベルの出力が
送出されることになる。

上述したように、本発明の出カバソファ回路５の出力（
ｈ）は記憶回路５２に供給されているτ子信号（Ｃ）（
およびＣ８信号）が出力されてから、ゲート回路５１に
供給されているττ倍信号ｄ）（およびＬＡ信号）が出
力されて出力ラッチが行われるまで、出力端子６がハイ
ゼット状態に保持されることになり所定のアドレス（Ａ
ｏ。

Ｂ　ｏ、　Ｃｏ、・・・）のアドレス信号（ａ）に対応
した正規のデータ（Ａ　ｚ、　Ｂ　ｔ、　Ｃｔ、・・・
）のみが出力されることになる。

以上において、ゲート回路５１、記憶回路５２、出力遮
断回路５３および終端回路５４は上述した実施例に限定
されるものではなく、様々に変化させることができるの
はいうまでもない。

〔発明の効果〕

以上、詳述したように、本発明に係る半導体記憶装置用
比カバソファ回路は、ゲート回路の出力が記憶される記
憶回路をチップ選択信号で終端回路がハイゼット状態に
選択されるように構成することにより、所定のアドレス
信号に対応した正規のデータのみが出力端子に送出され
、正規のデータとは異なるデータが出力されることがな
いので余計な出力データを変化させる必要がなく、消費
電力を減少することができ、また、電源等にノイズが含
まれるのを防ぐことができる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置用比カバソファ回
路の原理ブロック図、第２図は半導体記憶装置の一例を示すブロック図、第３図は本発明に係る半導体記憶装置用比カバソファ回
路の一実施例を示す回路図、第４図は本発明の半導体記憶装置用比カバソファ回路の
動作を説明するためのタイミング図、第５図は従来の半
導体記憶装置用比カバソファ回路の一例を示す回路図で
ある。５・・・出カバソファ回路、６・・・出力端子、１３・・・センスアンプ、５１・・・ゲート回路、５２・・・記憶回路、５３・・・出力遮断回路、５４・・・終端回路。

Claims

【特許請求の範囲】１、センスアンプと出力端子との間に挿入される半導体
記憶装置用出力バッファ回路であって、前記センスアン
プの出力が供給され第１の信号により該センスアンプ出
力の送出を行うゲート回路と、該ゲート回路の出力を記憶する記憶回路と、該記憶回路
に記憶された内容に応じて前記出力端子にデータ出力信
号を出力する終端回路と、を具備し、前記記憶回路は第
２の信号により前記終端回路を高インピーダンス状態に
する出力を送出するようにしたことを特徴とする半導体
記憶装置用出力バッファ回路。