JPS60111526A - ３ステ−トバッファ−回路 - Google Patents
３ステ−トバッファ−回路Info
- Publication number
- JPS60111526A JPS60111526A JP58219023A JP21902383A JPS60111526A JP S60111526 A JPS60111526 A JP S60111526A JP 58219023 A JP58219023 A JP 58219023A JP 21902383 A JP21902383 A JP 21902383A JP S60111526 A JPS60111526 A JP S60111526A
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- JP
- Japan
- Prior art keywords
- signal
- gate
- output
- input
- low level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は３ステ一トバツフアー回路に関し、特に絶縁ゲ
ート電界効果トランジスタ（以下ＩＧＦＥＴと記す。）
で構成された３ステ一トバツフアー回路に関する。
ート電界効果トランジスタ（以下ＩＧＦＥＴと記す。）
で構成された３ステ一トバツフアー回路に関する。
従来の３ステ一トバツフアー回路は第１図ｔａ）Ｋ示す
ように２個の＾チャンネルＭＯ８ＦＥＴ （特にＦＥＴ
と記す。）Ｑｌｌ、Ｑ１２と、２個のＮＯＲゲート１１
．１２と、インバータ１３とにより構成されている。な
お、説明の便宜上、ＦＥＴ′ｆｆ：用いて正論理で説明
するが負荷側はディプレッション型ＦＥＴ１用いる。第
１図（ａ）において、従来の３ステ一トバツフアー回路
はトランジスタＱｌｌが接地側にトランジスタＱ１２が
電源側に接続されておシ、このトランジスタＱｌｌ、Ｑ
１２はいずれもエンハンスメント型ＦＥＴである。ＮＯ
Ｒゲート１１及び１２の出力信号はそれぞれＦＥＴＱｌ
ｌ及びＦＥＴＱＩ２のゲートに入力され、更にＮｏ几ゲ
ー）１２の出方信号はＮ ＯＲゲート１１の入力となる
。信号１１２はＮＯ几ゲート１１と１２に共通に入力さ
れ、入力信号１１１はインバータ１３を介してＮＯＲゲ
ート１２０人力されている。信号１１２は、この３ステ
一トバツフアー回路の出力全制御する信号であシ、信号
１１２が論理値“１”（以下ハイレベルと記す。）でＮ
Ｏ几ダグ−１１及び１２とも出力が論理値“０”（以下
ロウレベルと記すωとな夛、 ＦＥＴＱＩＩ及びＱ１２
ともＯＦＦ’ｌ、、 出方はハイインピーダンス状態と
なる。信号１１２がロウレベルでは入力信号ｉ１ｘに従
ってＦＥＴＱＩ ｌ又は。１２のいずれかがＯＮしてハ
イ又はロウレベルを出力する。
ように２個の＾チャンネルＭＯ８ＦＥＴ （特にＦＥＴ
と記す。）Ｑｌｌ、Ｑ１２と、２個のＮＯＲゲート１１
．１２と、インバータ１３とにより構成されている。な
お、説明の便宜上、ＦＥＴ′ｆｆ：用いて正論理で説明
するが負荷側はディプレッション型ＦＥＴ１用いる。第
１図（ａ）において、従来の３ステ一トバツフアー回路
はトランジスタＱｌｌが接地側にトランジスタＱ１２が
電源側に接続されておシ、このトランジスタＱｌｌ、Ｑ
１２はいずれもエンハンスメント型ＦＥＴである。ＮＯ
Ｒゲート１１及び１２の出力信号はそれぞれＦＥＴＱｌ
ｌ及びＦＥＴＱＩ２のゲートに入力され、更にＮｏ几ゲ
ー）１２の出方信号はＮ ＯＲゲート１１の入力となる
。信号１１２はＮＯ几ゲート１１と１２に共通に入力さ
れ、入力信号１１１はインバータ１３を介してＮＯＲゲ
ート１２０人力されている。信号１１２は、この３ステ
一トバツフアー回路の出力全制御する信号であシ、信号
１１２が論理値“１”（以下ハイレベルと記す。）でＮ
Ｏ几ダグ−１１及び１２とも出力が論理値“０”（以下
ロウレベルと記すωとな夛、 ＦＥＴＱＩＩ及びＱ１２
ともＯＦＦ’ｌ、、 出方はハイインピーダンス状態と
なる。信号１１２がロウレベルでは入力信号ｉ１ｘに従
ってＦＥＴＱＩ ｌ又は。１２のいずれかがＯＮしてハ
イ又はロウレベルを出力する。
ここで入力信号ｉ１１がロウレベルからハイレベルに変
化する場合金力えると、インバータ１３の出力信号はハ
イレベルよルロウレベルに下−１ｔＥっていく。今エン
ハンスメント型ＭＯ８Ｆ’ＥＴの［［電圧１Ｖｔｈとす
ると、インバータ１３の出方信号が閾値電圧ｖｔｈ近く
まで下がってくると、ＮＯＲ、ゲート１２の出力信号８
１２がハイレベルに上が少始め、信号８１２が閾値電圧
Ｖｔｈｉ越えると、ＮＯ几ゲート１１の出力信号Ｓｌｌ
は下がシ始める。
化する場合金力えると、インバータ１３の出力信号はハ
イレベルよルロウレベルに下−１ｔＥっていく。今エン
ハンスメント型ＭＯ８Ｆ’ＥＴの［［電圧１Ｖｔｈとす
ると、インバータ１３の出方信号が閾値電圧ｖｔｈ近く
まで下がってくると、ＮＯＲ、ゲート１２の出力信号８
１２がハイレベルに上が少始め、信号８１２が閾値電圧
Ｖｔｈｉ越えると、ＮＯ几ゲート１１の出力信号Ｓｌｌ
は下がシ始める。
その後信号８１２はハイレベルに、信号８１１はロウレ
ベルまで変化する。この様子全第１図ｔｂ）に示す。第
１図（ｂ）において横軸に時間、縦軸に電圧全表わす。
ベルまで変化する。この様子全第１図ｔｂ）に示す。第
１図（ｂ）において横軸に時間、縦軸に電圧全表わす。
第１図（ｂ）でわかるように信号８１１及び８１２がと
もに閾値電圧ｖｔｈよシ高い区間ａが存在する。この区
間ａでは、ＦＥＴＱｌｌ及びＱ１２ともにＯＮ状態とな
り、電源と接地間に電流（以下貫通電流と記す。）が流
れる。
もに閾値電圧ｖｔｈよシ高い区間ａが存在する。この区
間ａでは、ＦＥＴＱｌｌ及びＱ１２ともにＯＮ状態とな
り、電源と接地間に電流（以下貫通電流と記す。）が流
れる。
このように従来の３ステ一トバツフアー回路においては
この貫通電流がむだな電力消費となる等の欠点を有して
いた。なお入力信号がハイレベル本発明の目的は従来の
３ステ一トバツフアー回路における欠点を取シ除き５貫
通電流というむだな電力全消費しない３ステ一トバツフ
アー回路全提供することにある。
この貫通電流がむだな電力消費となる等の欠点を有して
いた。なお入力信号がハイレベル本発明の目的は従来の
３ステ一トバツフアー回路における欠点を取シ除き５貫
通電流というむだな電力全消費しない３ステ一トバツフ
アー回路全提供することにある。
本発明によれば第１電位と第２電位間にエンハンスメン
ト型絶縁ゲート電界効果トランジスタを２個直列接続し
、その接続点全出力とするバッファー回路において、前
記第１電位に接続された前記絶縁ゲート電界効果トラン
ジスタのゲート電極に出力端子が接続される第１の３人
力ＮＯＲゲートと％第２電位に接続された前記絶縁ゲー
ト電界効果トランジスタのゲート電極に出力が接続され
る第２の３人力ＮＯＲゲートと金有し、制御信号全前記
第１及び第２のＮＯＲゲートに共通に入力し、入力信号
及びその反転信号をそれぞれ前記第１及び第２のＮＯＲ
ゲートに入力し、前記第１及び第２ＯＮＯＲゲートの出
力信号上それぞれ他方のＮＯＲ，ゲートに入力するよう
にした仁と全特徴とする３ステ一トバツフアー回路が得
られる。
ト型絶縁ゲート電界効果トランジスタを２個直列接続し
、その接続点全出力とするバッファー回路において、前
記第１電位に接続された前記絶縁ゲート電界効果トラン
ジスタのゲート電極に出力端子が接続される第１の３人
力ＮＯＲゲートと％第２電位に接続された前記絶縁ゲー
ト電界効果トランジスタのゲート電極に出力が接続され
る第２の３人力ＮＯＲゲートと金有し、制御信号全前記
第１及び第２のＮＯＲゲートに共通に入力し、入力信号
及びその反転信号をそれぞれ前記第１及び第２のＮＯＲ
ゲートに入力し、前記第１及び第２ＯＮＯＲゲートの出
力信号上それぞれ他方のＮＯＲ，ゲートに入力するよう
にした仁と全特徴とする３ステ一トバツフアー回路が得
られる。
次に本発明の実施例について図面之参照して説明する。
第２図ｔａ）は本発明の一実施例？示し、第２図ｔｂ＋
はその信号のタイムチャート全示す。第２図（ａ）（ｂ
）において、本実施例は電源■と接地Ｇとの間にエレメ
ント型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
Ｑ２１．Ｑ２２ｉ２個直列接続し、この接続点０全出力
端子とするバッファー回路において、電源Ｖ側に接続さ
れたＩＧＦＥＴＱ２２のゲートに入力する第１の３人力
ＮＯＲゲート２２と接地Ｇ側に接続されたＩＧＦＥＴＱ
２１のゲートに入力する第２の３人力ＮＯＲ，ゲート２
１’ｉ有し、このバッファ回路の出力制御信号１２２が
前記第１゜第２のＮＯ几ゲー）２２．２１に共通に入力
され、このバッファ回路の入力信号１２１とその反転信
号がそれぞれ、第１と第２ＮＯＲゲート２２゜２１に入
力され、第１及び第２のＮＯＲ，ゲート２２．２１の出
力がそれぞれ、他方のＮＯＲゲー）２１．２２の入力と
するように構成されている。
はその信号のタイムチャート全示す。第２図（ａ）（ｂ
）において、本実施例は電源■と接地Ｇとの間にエレメ
ント型絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
Ｑ２１．Ｑ２２ｉ２個直列接続し、この接続点０全出力
端子とするバッファー回路において、電源Ｖ側に接続さ
れたＩＧＦＥＴＱ２２のゲートに入力する第１の３人力
ＮＯＲゲート２２と接地Ｇ側に接続されたＩＧＦＥＴＱ
２１のゲートに入力する第２の３人力ＮＯＲ，ゲート２
１’ｉ有し、このバッファ回路の出力制御信号１２２が
前記第１゜第２のＮＯ几ゲー）２２．２１に共通に入力
され、このバッファ回路の入力信号１２１とその反転信
号がそれぞれ、第１と第２ＮＯＲゲート２２゜２１に入
力され、第１及び第２のＮＯＲ，ゲート２２．２１の出
力がそれぞれ、他方のＮＯＲゲー）２１．２２の入力と
するように構成されている。
この実施例の３ステ一トバツフアー回路は制御信号１２
２がハイレベルで入力されると、 Ｎ０Ｉ−Ｌゲート２
１及び２２が作動し、その出方信号８２１゜８２２をロ
ウレベルにし、ＦＥＴＱ２１及び２２ｉＯＦＦして、ハ
イインピーダンス状態にする。
２がハイレベルで入力されると、 Ｎ０Ｉ−Ｌゲート２
１及び２２が作動し、その出方信号８２１゜８２２をロ
ウレベルにし、ＦＥＴＱ２１及び２２ｉＯＦＦして、ハ
イインピーダンス状態にする。
制御信号１２２がロウレベルで入力され、入力信号１２
１が入力されると、この入力信号１２１に従ってＮＯＲ
ゲート２１．２２が作動し、ＦＥＴＱ２１．Ｑ２２から
の出力信号０２１が変化する。
１が入力されると、この入力信号１２１に従ってＮＯＲ
ゲート２１．２２が作動し、ＦＥＴＱ２１．Ｑ２２から
の出力信号０２１が変化する。
入力信号１２１がロウレベルカラハイレベルへ変化する
とき、インバータ２３はハイレベルからロウレベルに変
化していき、ＮＯＲゲート２１はハイレベルからロウレ
ベルへ下がシ始める。ＮＯＲゲート２２は、ＮＯＲゲー
ト２１の出力信号Ｓ２１が充分にロウレベルなるまでは
ハイレベルに上がっていかない。ＮＯＲグー）２１の出
力信号８２１が閾値電圧ｖｔｈ付近になると、ＮＯＲゲ
ート２２の出力信号８２２が上がシ始め、信号８２１は
ロウレベルに、信号５２２ｔｊ：ハイレベルまで変化す
る。信号８２１及び信号８２２の時間的変化１ｌ−ｊ、
第２図（ｂ）に示される。第２図（ｂ）において、横軸
は時間、縦軸は電圧で、ＮＯＲゲート２１および２２は
信号８２１及び８２２か同時に閾値電圧ｖｔｈよυ高く
なることはなく従ってこれらに貫通電流が流れない。
とき、インバータ２３はハイレベルからロウレベルに変
化していき、ＮＯＲゲート２１はハイレベルからロウレ
ベルへ下がシ始める。ＮＯＲゲート２２は、ＮＯＲゲー
ト２１の出力信号Ｓ２１が充分にロウレベルなるまでは
ハイレベルに上がっていかない。ＮＯＲグー）２１の出
力信号８２１が閾値電圧ｖｔｈ付近になると、ＮＯＲゲ
ート２２の出力信号８２２が上がシ始め、信号８２１は
ロウレベルに、信号５２２ｔｊ：ハイレベルまで変化す
る。信号８２１及び信号８２２の時間的変化１ｌ−ｊ、
第２図（ｂ）に示される。第２図（ｂ）において、横軸
は時間、縦軸は電圧で、ＮＯＲゲート２１および２２は
信号８２１及び８２２か同時に閾値電圧ｖｔｈよυ高く
なることはなく従ってこれらに貫通電流が流れない。
入力信号１２１がハイレベルからロウレベルへ変化する
場合Ｈ，ＮＯ几ゲート２１及び２２が互いに他方の出力
全入力としているため、対称であ勺、前述の入力信号ｉ
２１がロウレベルからハイレベルへ変化する場合と同様
に、信号８２１及び５２２Ｆｉ、同時に閾値電圧Ｖｔｈ
’２越えることはなく、ＮＯＲグー）２１．２２には前
述と同様に貫通電流が流れなめため、むだな電力の消費
がない。
場合Ｈ，ＮＯ几ゲート２１及び２２が互いに他方の出力
全入力としているため、対称であ勺、前述の入力信号ｉ
２１がロウレベルからハイレベルへ変化する場合と同様
に、信号８２１及び５２２Ｆｉ、同時に閾値電圧Ｖｔｈ
’２越えることはなく、ＮＯＲグー）２１．２２には前
述と同様に貫通電流が流れなめため、むだな電力の消費
がない。
なお、本実施例においてはＮチャンネルＭＯ８ＦＥＴに
ついて説明したが、ＰチャンネルＭＯ８ＦＥＴについて
も、負電源、負論理で考えれば同様に実施可能である。
ついて説明したが、ＰチャンネルＭＯ８ＦＥＴについて
も、負電源、負論理で考えれば同様に実施可能である。
本発明は以上説明したように、入力信号が変化する際に
も貫通電流が流れないので、大きな負荷容量を駆動する
場合にも、貫通電流によるむだな電力消費全考慮せずに
ＦＥＴのディメンジョン全天きくすることができる等の
効果がある。
も貫通電流が流れないので、大きな負荷容量を駆動する
場合にも、貫通電流によるむだな電力消費全考慮せずに
ＦＥＴのディメンジョン全天きくすることができる等の
効果がある。
第１図（ａ）は、従来の３ステートバッファー回路全示
す図、埋１図（ｂ）は、信号８１１及び８１２の時間的
変化２表わす図、第２図（ａ）は本発明の一実施例の３
ステ一トバツフアー回路を示す図、第２図（ｂ）Ｈ信号
８２１及び８２２の時間的変化２表わす図である。 Ｑ２１．Ｑ２２・・団・エンハンスメン）ｆｆ絶縁ケー
ト電界効果トランジスタ、２１．２２・・・・・・ＮＯ
Ｒゲート、２３・・・・・・インバータ％ ｉｘｘ、ｉ
２ｔ・・・・・・入力信号、ｉ１２．ｓ２２・・団・制
御信号、０・・・・・・接続点。 ６７図（ｌｌ） 躬 ／ 図（ｂ）
す図、埋１図（ｂ）は、信号８１１及び８１２の時間的
変化２表わす図、第２図（ａ）は本発明の一実施例の３
ステ一トバツフアー回路を示す図、第２図（ｂ）Ｈ信号
８２１及び８２２の時間的変化２表わす図である。 Ｑ２１．Ｑ２２・・団・エンハンスメン）ｆｆ絶縁ケー
ト電界効果トランジスタ、２１．２２・・・・・・ＮＯ
Ｒゲート、２３・・・・・・インバータ％ ｉｘｘ、ｉ
２ｔ・・・・・・入力信号、ｉ１２．ｓ２２・・団・制
御信号、０・・・・・・接続点。 ６７図（ｌｌ） 躬 ／ 図（ｂ）
Claims (1)
- 第１電位と第２電位間にエンハンスメント型絶縁ゲート
電界効果トランジスタ全２個直列接続し、その接続点全
出力とするバッファー回路において、前記第１電位に接
続された前記絶縁ゲート電界効果トランジスタのゲート
電極に出力端子が接続される第１の３人力ＮＯＲゲート
と、第２電位に接続された前記絶縁ゲート電界効果トラ
ンジスタのゲート電極に出力が接続される第２の３人力
ＮＯＲゲートと金有し、制御信号？前記第１及びｇ２Ｏ
ＮＯＲゲートに共通に入力し、入力信号及びその反転信
号全それぞれ前記第１及び第２のＮＯＲゲートに入力し
、前記第１及び第２のＮＯＲ，ゲートの出力信号音それ
ぞれ他方のＮＯＲゲートに入力するようにしたことを特
徴とする３ステ一トバツフアー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219023A JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | ３ステ−トバッファ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219023A JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | ３ステ−トバッファ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60111526A true JPS60111526A (ja) | 1985-06-18 |
Family
ID=16729038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219023A Pending JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | ３ステ−トバッファ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
-
1983
- 1983-11-21 JP JP58219023A patent/JPS60111526A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
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