JPS60111526A - 3ステ−トバッファ−回路 - Google Patents
3ステ−トバッファ−回路Info
- Publication number
- JPS60111526A JPS60111526A JP58219023A JP21902383A JPS60111526A JP S60111526 A JPS60111526 A JP S60111526A JP 58219023 A JP58219023 A JP 58219023A JP 21902383 A JP21902383 A JP 21902383A JP S60111526 A JPS60111526 A JP S60111526A
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- JP
- Japan
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- signal
- gate
- output
- input
- low level
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は3ステ一トバツフアー回路に関し、特に絶縁ゲ
ート電界効果トランジスタ(以下IGFETと記す。)
で構成された3ステ一トバツフアー回路に関する。
ート電界効果トランジスタ(以下IGFETと記す。)
で構成された3ステ一トバツフアー回路に関する。
従来の3ステ一トバツフアー回路は第1図ta)K示す
ように2個の^チャンネルMO8FET (特にFET
と記す。)Qll、Q12と、2個のNORゲート11
.12と、インバータ13とにより構成されている。な
お、説明の便宜上、FET′ff:用いて正論理で説明
するが負荷側はディプレッション型FET1用いる。第
1図(a)において、従来の3ステ一トバツフアー回路
はトランジスタQllが接地側にトランジスタQ12が
電源側に接続されておシ、このトランジスタQll、Q
12はいずれもエンハンスメント型FETである。NO
Rゲート11及び12の出力信号はそれぞれFETQl
l及びFETQI2のゲートに入力され、更にNo几ゲ
ー)12の出方信号はN ORゲート11の入力となる
。信号112はNO几ゲート11と12に共通に入力さ
れ、入力信号111はインバータ13を介してNORゲ
ート120人力されている。信号112は、この3ステ
一トバツフアー回路の出力全制御する信号であシ、信号
112が論理値“1”(以下ハイレベルと記す。)でN
O几ダグ−11及び12とも出力が論理値“0”(以下
ロウレベルと記すωとな夛、 FETQII及びQ12
ともOFF’l、、 出方はハイインピーダンス状態と
なる。信号112がロウレベルでは入力信号i1xに従
ってFETQI l又は。12のいずれかがONしてハ
イ又はロウレベルを出力する。
ように2個の^チャンネルMO8FET (特にFET
と記す。)Qll、Q12と、2個のNORゲート11
.12と、インバータ13とにより構成されている。な
お、説明の便宜上、FET′ff:用いて正論理で説明
するが負荷側はディプレッション型FET1用いる。第
1図(a)において、従来の3ステ一トバツフアー回路
はトランジスタQllが接地側にトランジスタQ12が
電源側に接続されておシ、このトランジスタQll、Q
12はいずれもエンハンスメント型FETである。NO
Rゲート11及び12の出力信号はそれぞれFETQl
l及びFETQI2のゲートに入力され、更にNo几ゲ
ー)12の出方信号はN ORゲート11の入力となる
。信号112はNO几ゲート11と12に共通に入力さ
れ、入力信号111はインバータ13を介してNORゲ
ート120人力されている。信号112は、この3ステ
一トバツフアー回路の出力全制御する信号であシ、信号
112が論理値“1”(以下ハイレベルと記す。)でN
O几ダグ−11及び12とも出力が論理値“0”(以下
ロウレベルと記すωとな夛、 FETQII及びQ12
ともOFF’l、、 出方はハイインピーダンス状態と
なる。信号112がロウレベルでは入力信号i1xに従
ってFETQI l又は。12のいずれかがONしてハ
イ又はロウレベルを出力する。
ここで入力信号i11がロウレベルからハイレベルに変
化する場合金力えると、インバータ13の出力信号はハ
イレベルよルロウレベルに下−1tEっていく。今エン
ハンスメント型MO8F’ETの[[電圧1Vthとす
ると、インバータ13の出方信号が閾値電圧vth近く
まで下がってくると、NOR、ゲート12の出力信号8
12がハイレベルに上が少始め、信号812が閾値電圧
Vthi越えると、NO几ゲート11の出力信号Sll
は下がシ始める。
化する場合金力えると、インバータ13の出力信号はハ
イレベルよルロウレベルに下−1tEっていく。今エン
ハンスメント型MO8F’ETの[[電圧1Vthとす
ると、インバータ13の出方信号が閾値電圧vth近く
まで下がってくると、NOR、ゲート12の出力信号8
12がハイレベルに上が少始め、信号812が閾値電圧
Vthi越えると、NO几ゲート11の出力信号Sll
は下がシ始める。
その後信号812はハイレベルに、信号811はロウレ
ベルまで変化する。この様子全第1図tb)に示す。第
1図(b)において横軸に時間、縦軸に電圧全表わす。
ベルまで変化する。この様子全第1図tb)に示す。第
1図(b)において横軸に時間、縦軸に電圧全表わす。
第1図(b)でわかるように信号811及び812がと
もに閾値電圧vthよシ高い区間aが存在する。この区
間aでは、FETQll及びQ12ともにON状態とな
り、電源と接地間に電流(以下貫通電流と記す。)が流
れる。
もに閾値電圧vthよシ高い区間aが存在する。この区
間aでは、FETQll及びQ12ともにON状態とな
り、電源と接地間に電流(以下貫通電流と記す。)が流
れる。
このように従来の3ステ一トバツフアー回路においては
この貫通電流がむだな電力消費となる等の欠点を有して
いた。なお入力信号がハイレベル本発明の目的は従来の
3ステ一トバツフアー回路における欠点を取シ除き5貫
通電流というむだな電力全消費しない3ステ一トバツフ
アー回路全提供することにある。
この貫通電流がむだな電力消費となる等の欠点を有して
いた。なお入力信号がハイレベル本発明の目的は従来の
3ステ一トバツフアー回路における欠点を取シ除き5貫
通電流というむだな電力全消費しない3ステ一トバツフ
アー回路全提供することにある。
本発明によれば第1電位と第2電位間にエンハンスメン
ト型絶縁ゲート電界効果トランジスタを2個直列接続し
、その接続点全出力とするバッファー回路において、前
記第1電位に接続された前記絶縁ゲート電界効果トラン
ジスタのゲート電極に出力端子が接続される第1の3人
力NORゲートと%第2電位に接続された前記絶縁ゲー
ト電界効果トランジスタのゲート電極に出力が接続され
る第2の3人力NORゲートと金有し、制御信号全前記
第1及び第2のNORゲートに共通に入力し、入力信号
及びその反転信号をそれぞれ前記第1及び第2のNOR
ゲートに入力し、前記第1及び第2ONORゲートの出
力信号上それぞれ他方のNOR,ゲートに入力するよう
にした仁と全特徴とする3ステ一トバツフアー回路が得
られる。
ト型絶縁ゲート電界効果トランジスタを2個直列接続し
、その接続点全出力とするバッファー回路において、前
記第1電位に接続された前記絶縁ゲート電界効果トラン
ジスタのゲート電極に出力端子が接続される第1の3人
力NORゲートと%第2電位に接続された前記絶縁ゲー
ト電界効果トランジスタのゲート電極に出力が接続され
る第2の3人力NORゲートと金有し、制御信号全前記
第1及び第2のNORゲートに共通に入力し、入力信号
及びその反転信号をそれぞれ前記第1及び第2のNOR
ゲートに入力し、前記第1及び第2ONORゲートの出
力信号上それぞれ他方のNOR,ゲートに入力するよう
にした仁と全特徴とする3ステ一トバツフアー回路が得
られる。
次に本発明の実施例について図面之参照して説明する。
第2図ta)は本発明の一実施例?示し、第2図tb+
はその信号のタイムチャート全示す。第2図(a)(b
)において、本実施例は電源■と接地Gとの間にエレメ
ント型絶縁ゲート電界効果トランジスタ(IGFET)
Q21.Q22i2個直列接続し、この接続点0全出力
端子とするバッファー回路において、電源V側に接続さ
れたIGFETQ22のゲートに入力する第1の3人力
NORゲート22と接地G側に接続されたIGFETQ
21のゲートに入力する第2の3人力NOR,ゲート2
1’i有し、このバッファ回路の出力制御信号122が
前記第1゜第2のNO几ゲー)22.21に共通に入力
され、このバッファ回路の入力信号121とその反転信
号がそれぞれ、第1と第2NORゲート22゜21に入
力され、第1及び第2のNOR,ゲート22.21の出
力がそれぞれ、他方のNORゲー)21.22の入力と
するように構成されている。
はその信号のタイムチャート全示す。第2図(a)(b
)において、本実施例は電源■と接地Gとの間にエレメ
ント型絶縁ゲート電界効果トランジスタ(IGFET)
Q21.Q22i2個直列接続し、この接続点0全出力
端子とするバッファー回路において、電源V側に接続さ
れたIGFETQ22のゲートに入力する第1の3人力
NORゲート22と接地G側に接続されたIGFETQ
21のゲートに入力する第2の3人力NOR,ゲート2
1’i有し、このバッファ回路の出力制御信号122が
前記第1゜第2のNO几ゲー)22.21に共通に入力
され、このバッファ回路の入力信号121とその反転信
号がそれぞれ、第1と第2NORゲート22゜21に入
力され、第1及び第2のNOR,ゲート22.21の出
力がそれぞれ、他方のNORゲー)21.22の入力と
するように構成されている。
この実施例の3ステ一トバツフアー回路は制御信号12
2がハイレベルで入力されると、 N0I−Lゲート2
1及び22が作動し、その出方信号821゜822をロ
ウレベルにし、FETQ21及び22iOFFして、ハ
イインピーダンス状態にする。
2がハイレベルで入力されると、 N0I−Lゲート2
1及び22が作動し、その出方信号821゜822をロ
ウレベルにし、FETQ21及び22iOFFして、ハ
イインピーダンス状態にする。
制御信号122がロウレベルで入力され、入力信号12
1が入力されると、この入力信号121に従ってNOR
ゲート21.22が作動し、FETQ21.Q22から
の出力信号021が変化する。
1が入力されると、この入力信号121に従ってNOR
ゲート21.22が作動し、FETQ21.Q22から
の出力信号021が変化する。
入力信号121がロウレベルカラハイレベルへ変化する
とき、インバータ23はハイレベルからロウレベルに変
化していき、NORゲート21はハイレベルからロウレ
ベルへ下がシ始める。NORゲート22は、NORゲー
ト21の出力信号S21が充分にロウレベルなるまでは
ハイレベルに上がっていかない。NORグー)21の出
力信号821が閾値電圧vth付近になると、NORゲ
ート22の出力信号822が上がシ始め、信号821は
ロウレベルに、信号522tj:ハイレベルまで変化す
る。信号821及び信号822の時間的変化1l−j、
第2図(b)に示される。第2図(b)において、横軸
は時間、縦軸は電圧で、NORゲート21および22は
信号821及び822か同時に閾値電圧vthよυ高く
なることはなく従ってこれらに貫通電流が流れない。
とき、インバータ23はハイレベルからロウレベルに変
化していき、NORゲート21はハイレベルからロウレ
ベルへ下がシ始める。NORゲート22は、NORゲー
ト21の出力信号S21が充分にロウレベルなるまでは
ハイレベルに上がっていかない。NORグー)21の出
力信号821が閾値電圧vth付近になると、NORゲ
ート22の出力信号822が上がシ始め、信号821は
ロウレベルに、信号522tj:ハイレベルまで変化す
る。信号821及び信号822の時間的変化1l−j、
第2図(b)に示される。第2図(b)において、横軸
は時間、縦軸は電圧で、NORゲート21および22は
信号821及び822か同時に閾値電圧vthよυ高く
なることはなく従ってこれらに貫通電流が流れない。
入力信号121がハイレベルからロウレベルへ変化する
場合H,NO几ゲート21及び22が互いに他方の出力
全入力としているため、対称であ勺、前述の入力信号i
21がロウレベルからハイレベルへ変化する場合と同様
に、信号821及び522Fi、同時に閾値電圧Vth
’2越えることはなく、NORグー)21.22には前
述と同様に貫通電流が流れなめため、むだな電力の消費
がない。
場合H,NO几ゲート21及び22が互いに他方の出力
全入力としているため、対称であ勺、前述の入力信号i
21がロウレベルからハイレベルへ変化する場合と同様
に、信号821及び522Fi、同時に閾値電圧Vth
’2越えることはなく、NORグー)21.22には前
述と同様に貫通電流が流れなめため、むだな電力の消費
がない。
なお、本実施例においてはNチャンネルMO8FETに
ついて説明したが、PチャンネルMO8FETについて
も、負電源、負論理で考えれば同様に実施可能である。
ついて説明したが、PチャンネルMO8FETについて
も、負電源、負論理で考えれば同様に実施可能である。
本発明は以上説明したように、入力信号が変化する際に
も貫通電流が流れないので、大きな負荷容量を駆動する
場合にも、貫通電流によるむだな電力消費全考慮せずに
FETのディメンジョン全天きくすることができる等の
効果がある。
も貫通電流が流れないので、大きな負荷容量を駆動する
場合にも、貫通電流によるむだな電力消費全考慮せずに
FETのディメンジョン全天きくすることができる等の
効果がある。
第1図(a)は、従来の3ステートバッファー回路全示
す図、埋1図(b)は、信号811及び812の時間的
変化2表わす図、第2図(a)は本発明の一実施例の3
ステ一トバツフアー回路を示す図、第2図(b)H信号
821及び822の時間的変化2表わす図である。 Q21.Q22・・団・エンハンスメン)ff絶縁ケー
ト電界効果トランジスタ、21.22・・・・・・NO
Rゲート、23・・・・・・インバータ% ixx、i
2t・・・・・・入力信号、i12.s22・・団・制
御信号、0・・・・・・接続点。 67図(ll) 躬 / 図(b)
す図、埋1図(b)は、信号811及び812の時間的
変化2表わす図、第2図(a)は本発明の一実施例の3
ステ一トバツフアー回路を示す図、第2図(b)H信号
821及び822の時間的変化2表わす図である。 Q21.Q22・・団・エンハンスメン)ff絶縁ケー
ト電界効果トランジスタ、21.22・・・・・・NO
Rゲート、23・・・・・・インバータ% ixx、i
2t・・・・・・入力信号、i12.s22・・団・制
御信号、0・・・・・・接続点。 67図(ll) 躬 / 図(b)
Claims (1)
- 第1電位と第2電位間にエンハンスメント型絶縁ゲート
電界効果トランジスタ全2個直列接続し、その接続点全
出力とするバッファー回路において、前記第1電位に接
続された前記絶縁ゲート電界効果トランジスタのゲート
電極に出力端子が接続される第1の3人力NORゲート
と、第2電位に接続された前記絶縁ゲート電界効果トラ
ンジスタのゲート電極に出力が接続される第2の3人力
NORゲートと金有し、制御信号?前記第1及びg2O
NORゲートに共通に入力し、入力信号及びその反転信
号全それぞれ前記第1及び第2のNORゲートに入力し
、前記第1及び第2のNOR,ゲートの出力信号音それ
ぞれ他方のNORゲートに入力するようにしたことを特
徴とする3ステ一トバツフアー回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219023A JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | 3ステ−トバッファ−回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58219023A JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | 3ステ−トバッファ−回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60111526A true JPS60111526A (ja) | 1985-06-18 |
Family
ID=16729038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58219023A Pending JPS60111526A (ja) | 1983-11-21 | 1983-11-21 | 3ステ−トバッファ−回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60111526A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
-
1983
- 1983-11-21 JP JP58219023A patent/JPS60111526A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62277692A (ja) * | 1986-05-27 | 1987-12-02 | Fujitsu Ltd | 半導体記憶装置用出力バツフア回路 |
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