JPS61113319A - 保持回路 - Google Patents
保持回路Info
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- JPS61113319A JPS61113319A JP23642484A JP23642484A JPS61113319A JP S61113319 A JPS61113319 A JP S61113319A JP 23642484 A JP23642484 A JP 23642484A JP 23642484 A JP23642484 A JP 23642484A JP S61113319 A JPS61113319 A JP S61113319A
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- JP
- Japan
- Prior art keywords
- mos transistor
- channel length
- potential
- input terminal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野Ｊ
この発明は保持回路に係り、特に集積回路内に形成され
た保持回路に関するものである。
た保持回路に関するものである。
第２図はこの種従来の保持回路を示すものであり２図に
おいて、（１）は入力端、（２）は出力端、（３）は電
源電位である第１電位点、（４）は接地電位である第２
電位点、（５）はソース電極が上記入力端（１）に接続
されるとともにドレイン電極が上記第１電位点（３）に
接続され、ゲート電極が上記出力端（２）に接続された
Ｐチャネル形の第１のＭＯＳトランジスタ。
おいて、（１）は入力端、（２）は出力端、（３）は電
源電位である第１電位点、（４）は接地電位である第２
電位点、（５）はソース電極が上記入力端（１）に接続
されるとともにドレイン電極が上記第１電位点（３）に
接続され、ゲート電極が上記出力端（２）に接続された
Ｐチャネル形の第１のＭＯＳトランジスタ。
れ・ ゲート電極が上記出力端（２）に接続されたＮチ
ャネル形の第２のＭＯＳトランジスタ、（７）は上記入
力端（１）と出力端（２）との間に接続されたインバー
タで１例えば一般に知られているように２つのＭＯＳト
ランジスタで構成されているものである。
ャネル形の第２のＭＯＳトランジスタ、（７）は上記入
力端（１）と出力端（２）との間に接続されたインバー
タで１例えば一般に知られているように２つのＭＯＳト
ランジスタで構成されているものである。
次に、この様に構成された保持回路の動作について説明
する。まず、入力端（１）に″Ｈ″レベルの信号が入力
されたとすると、インバータ（７）がこの信号を反転し
て゛Ｌ″レベルとして出力端（２）に出力する。そして
、この出力端（２）に現われた“Ｌ″レベルより第１の
ＭＯＳ）ランジスク（５）は導通状態にされ、第２のＭ
ＯＳトランジスタ（６）は非導通状態にされる。その結
果、入力端（１）には導通状態である第１のＭ ＯＳ
トランジスタ（５）を介して第１電位点（３）の電位で
ある電源電位が現われ、”Ｈ″レベル維持されるため、
出力端（２）も“Ｈ″レベル維持されることになるもの
である。
する。まず、入力端（１）に″Ｈ″レベルの信号が入力
されたとすると、インバータ（７）がこの信号を反転し
て゛Ｌ″レベルとして出力端（２）に出力する。そして
、この出力端（２）に現われた“Ｌ″レベルより第１の
ＭＯＳ）ランジスク（５）は導通状態にされ、第２のＭ
ＯＳトランジスタ（６）は非導通状態にされる。その結
果、入力端（１）には導通状態である第１のＭ ＯＳ
トランジスタ（５）を介して第１電位点（３）の電位で
ある電源電位が現われ、”Ｈ″レベル維持されるため、
出力端（２）も“Ｈ″レベル維持されることになるもの
である。
また、入力端（１）に”Ｌルベルの信号が入力されたと
すると、インバータ（７）がこの信号を反転して“Ｈ″
レベルして出力端（２）に出力する。そして。
すると、インバータ（７）がこの信号を反転して“Ｈ″
レベルして出力端（２）に出力する。そして。
この出力端（２）に現われた”Ｈ“レベルにより第１の
ＭＯＳトランジスタ（５）は非導通状態にされ、第２の
ＭＣ１８）う／ジスタ（６）は導通状態にされる。その
、＠果、入力端（１＋には導通状態である第２のＭＯＳ
トランジスタ（６）を介して第２電位点（４）の電位で
ある接地電位が現われ、”Ｌ″レベル維持されるため、
出力端（２）も”Ｌ″レベル維持されることになるもの
である。
ＭＯＳトランジスタ（５）は非導通状態にされ、第２の
ＭＣ１８）う／ジスタ（６）は導通状態にされる。その
、＠果、入力端（１＋には導通状態である第２のＭＯＳ
トランジスタ（６）を介して第２電位点（４）の電位で
ある接地電位が現われ、”Ｌ″レベル維持されるため、
出力端（２）も”Ｌ″レベル維持されることになるもの
である。
〔発明が解決しようとする問題点」
この様に構成された保持回路にあっては、第１のＭ Ｏ
８トランジスタ（５）が導辿状轢の時、第１電位点（３
）から第１のＭＯＳトランジスタ（５）及び入力端＋１
１を介して入力端（１）に接続される前段回路（図示せ
ず）に貫通電流が流れ、また、第２のＭ ＯＳトランジ
スタ（６）が導通状態の時、上記前段回路から入力端（
１）及び第２のＭＯＳトランジスタ（６）を介して第２
亀位点（４）に貫通電流が流れることになるため、第１
及び第２のＭＯＳトランジスタ（５１（６１のチャネル
長を長くして、これら貫通電流を抑制しているものであ
る。
８トランジスタ（５）が導辿状轢の時、第１電位点（３
）から第１のＭＯＳトランジスタ（５）及び入力端＋１
１を介して入力端（１）に接続される前段回路（図示せ
ず）に貫通電流が流れ、また、第２のＭ ＯＳトランジ
スタ（６）が導通状態の時、上記前段回路から入力端（
１）及び第２のＭＯＳトランジスタ（６）を介して第２
亀位点（４）に貫通電流が流れることになるため、第１
及び第２のＭＯＳトランジスタ（５１（６１のチャネル
長を長くして、これら貫通電流を抑制しているものであ
る。
しかるに、この様に第１及び第２のＭＯＳトランジスタ
（５１（６１のチャネル長を長くすると、第１及び第２
のＭＯＳ１−ランジスタｔ５１ （６１のゲート容量が
増大するため、インバータ（７）の負荷が大きくなり。
（５１（６１のチャネル長を長くすると、第１及び第２
のＭＯＳ１−ランジスタｔ５１ （６１のゲート容量が
増大するため、インバータ（７）の負荷が大きくなり。
その結果、入力端（１）から出力端（２）への信号の伝
達が遅くなるという問題点が生ずるものであった。
達が遅くなるという問題点が生ずるものであった。
この発明は上記した問題点に鑑みてなされたものであり
、第１電位点と前段回路との間に流れる貫通電流及び第
２電位点と前段回路との間に流れる貫通電流が抑制され
、かつ入力端から出力端への信号の伝達が速い保持回路
を得ることを目的とするものである。
、第１電位点と前段回路との間に流れる貫通電流及び第
２電位点と前段回路との間に流れる貫通電流が抑制され
、かつ入力端から出力端への信号の伝達が速い保持回路
を得ることを目的とするものである。
〔問題点を解決するための手段」
この発明に係る保持回路は、入力端と出力端との間に接
続されるインバータと、ゲート−４極が出力端に、一方
の主電極が入力端にそれぞれ接続される第１及び第２の
ＭＯＳトランジスタを有したものにおいて、第１電位点
と第１のＭＯＳトランジスタの他方の主電極との間に常
時導通状態となり、第１のＭＯＳトランジスタよりチャ
ネル長の長い第３のＭＯＳ）う／ジスタを接続するとと
もに、第２電位点と第２のＭＯＳ１”ランジスタの他方
の主電極との間に常時導通状態となり、第２のＭＯ３Ｉ
−ランジスタよりチャネル長の長い第４のＭＯＳトラン
ジスタを接続したものである。
続されるインバータと、ゲート−４極が出力端に、一方
の主電極が入力端にそれぞれ接続される第１及び第２の
ＭＯＳトランジスタを有したものにおいて、第１電位点
と第１のＭＯＳトランジスタの他方の主電極との間に常
時導通状態となり、第１のＭＯＳトランジスタよりチャ
ネル長の長い第３のＭＯＳ）う／ジスタを接続するとと
もに、第２電位点と第２のＭＯＳ１”ランジスタの他方
の主電極との間に常時導通状態となり、第２のＭＯ３Ｉ
−ランジスタよりチャネル長の長い第４のＭＯＳトラン
ジスタを接続したものである。
〔作用Ｊ
この発明においては、第１及び第２のＭ ＯＳ トラン
ジスタ並びにインバータが入力端に人力された信号レベ
ル及び出力端に現われる信号レベルを保持し、チャネル
長の長い第３のＭＯＳトランジスタが第１のＭＯＳトラ
ンジスタの導通時における貫通電流を抑制するとともに
チャネル長の長い第４のＭＯＳトランジスタが第２のＭ
ＯＳトランジスタの導通時における貫通電流を抑制し、
かつ第１及びＪ２のＭＯＳトランジスタのチャネル長を
短くできることによるインバータの負何と小さくシ、入
力端から出力端への伝達速度を速めるものである。
ジスタ並びにインバータが入力端に人力された信号レベ
ル及び出力端に現われる信号レベルを保持し、チャネル
長の長い第３のＭＯＳトランジスタが第１のＭＯＳトラ
ンジスタの導通時における貫通電流を抑制するとともに
チャネル長の長い第４のＭＯＳトランジスタが第２のＭ
ＯＳトランジスタの導通時における貫通電流を抑制し、
かつ第１及びＪ２のＭＯＳトランジスタのチャネル長を
短くできることによるインバータの負何と小さくシ、入
力端から出力端への伝達速度を速めるものである。
以下にこの発明の一実施例を第１図に基ついて説明する
と２図において、（５）は一方の主電極であるンース電
極が入力端（１１に接続さ）するとともにゲート電極が
出力端（２）に接続されるＰチャネル（第１導電形）の
第１のＭＯＳトランジスタで、チャネル長は標準の長さ
にしである。（６）は一方の主電極であるドレイン電極
が入力端（１）に接続されるとともにゲート電極が出力
端（２）忙接続されるＮチャネル（第２導電形）の第２
のＭＯＳトランジスタで、チャネル長は標準の長さにし
である。（８）は第１電位点（３）と上記第１のＭＯＳ
トランジスタ（５）の他方の主電極であるドレイン電極
との間に接続されるＰチャネルの第３のＭＯＳトランジ
スタで。
と２図において、（５）は一方の主電極であるンース電
極が入力端（１１に接続さ）するとともにゲート電極が
出力端（２）に接続されるＰチャネル（第１導電形）の
第１のＭＯＳトランジスタで、チャネル長は標準の長さ
にしである。（６）は一方の主電極であるドレイン電極
が入力端（１）に接続されるとともにゲート電極が出力
端（２）忙接続されるＮチャネル（第２導電形）の第２
のＭＯＳトランジスタで、チャネル長は標準の長さにし
である。（８）は第１電位点（３）と上記第１のＭＯＳ
トランジスタ（５）の他方の主電極であるドレイン電極
との間に接続されるＰチャネルの第３のＭＯＳトランジ
スタで。
ゲート電極に常時導通状態となす電位、この実施例にお
いては第２電位点（４）の電位、が印加されているもの
であり、チャネル長は第１のＭＯＳトランジスタ（５）
のチャネル長より長いものである。（９）は第２％位点
（４）と上記第２のＭＯＳトランジスタ（６）の他方の
主電極であるンース電極との間に接続され、５Ｎチヤネ
ルの第４のＭＯＳトランジスタで。
いては第２電位点（４）の電位、が印加されているもの
であり、チャネル長は第１のＭＯＳトランジスタ（５）
のチャネル長より長いものである。（９）は第２％位点
（４）と上記第２のＭＯＳトランジスタ（６）の他方の
主電極であるンース電極との間に接続され、５Ｎチヤネ
ルの第４のＭＯＳトランジスタで。
ゲート電極に常時導通状態となす電位、この実施例にお
いては第１電位点（３）の電位、が印加されているもの
であり、チャネル長は第２のＭＯＳトラ１
ンジスタ（６）のチャネル長より長いものである。なお
、第１ないし第４のＭＯＳトランジスタ（５）〜（８）
及びインバータ（７）は単一の半導体基板に他の回路素
子とともに形成されているものである。
いては第１電位点（３）の電位、が印加されているもの
であり、チャネル長は第２のＭＯＳトラ１
ンジスタ（６）のチャネル長より長いものである。なお
、第１ないし第４のＭＯＳトランジスタ（５）〜（８）
及びインバータ（７）は単一の半導体基板に他の回路素
子とともに形成されているものである。
次に、この様に構成された保持回路の動作について説明
する。まず、入力端ｆｉｌに”Ｈ″レベル信号が入力さ
れたとすると、インバータ（７）がこの信号を反転して
”Ｌ″レベルして出力端（２）に出力する。そして、こ
の出力端（２）に現われた０Ｌ＃レベルにより第１のＭ
ＯＳトランジスタ（５）は導通状態にされ、第２のＭＯ
Ｓトランジスタ（６）は非導通状態にされる。その結果
、入力端（１１には導′亀状態である第３及び第１のＭ
ＯＳ１−ランジスタ（８）（５）ヲ介して第１を位点（
３）の電位である電源電位が現われ。
する。まず、入力端ｆｉｌに”Ｈ″レベル信号が入力さ
れたとすると、インバータ（７）がこの信号を反転して
”Ｌ″レベルして出力端（２）に出力する。そして、こ
の出力端（２）に現われた０Ｌ＃レベルにより第１のＭ
ＯＳトランジスタ（５）は導通状態にされ、第２のＭＯ
Ｓトランジスタ（６）は非導通状態にされる。その結果
、入力端（１１には導′亀状態である第３及び第１のＭ
ＯＳ１−ランジスタ（８）（５）ヲ介して第１を位点（
３）の電位である電源電位が現われ。
゛Ｈ″レベルが維持されるため、出力端（２）も”Ｈ″
レベル維持されることになるものである。
レベル維持されることになるものである。
また、入力端（１）に′Ｌ”レベルの信号が入力された
とすると、インバータ（７）がこの信号を反転して“Ｈ
″レベルして出力端（２）に出力する。そして。
とすると、インバータ（７）がこの信号を反転して“Ｈ
″レベルして出力端（２）に出力する。そして。
この出力端（２１に現われた“Ｈ″レベルより第１のＭ
ＯＳトランジスタ（５）は非導通状態にされ、第２
１専のＭＯＳトランジスタ（６）は導通状態に
さオする。そして、入力端（１）には導通状態である第
４及び第２のＭＯＳトランジスタ（９） ＋６１を介し
て第２電位点（４）の電位である接地電位が現われ、゛
Ｌ″レベルが維持されるため、出力端（２）も“Ｌ″レ
ベル維持されることになる。
ＯＳトランジスタ（５）は非導通状態にされ、第２
１専のＭＯＳトランジスタ（６）は導通状態に
さオする。そして、入力端（１）には導通状態である第
４及び第２のＭＯＳトランジスタ（９） ＋６１を介し
て第２電位点（４）の電位である接地電位が現われ、゛
Ｌ″レベルが維持されるため、出力端（２）も“Ｌ″レ
ベル維持されることになる。
一方、入力端ｔｌ）に”Ｈ＃レベルの入力信号が入力さ
れて第１のＭＯＳトランジスタ（５）が導通状態になっ
た時、第１′ＩＥ位点（３）から第３及び第１のＭＯＳ
トランジスタ（８） （５）並びに入力端（１）を介し
て入力端（１１に接続された前段回路′へ流れようとす
る貫通電流は、第３のＭＯＳトランジスタ（８）のチャ
ネル長を長くしであるため抑制されるものであり、入力
端ｆｌ）に゛Ｌ＃レベルの入力信号が入力されて第２の
Ｍ Ｏ８トランジスタ（６）が導通状態になった時、入
力端（１）に接続された前段回路から入力端（１）並び
に第２及び第４のＭＯＳトランジスタ（６） ＋９１を
介して第２を位点（４）へ流れようとする貫通電流は、
第４のＭＯＳトランジスタ（９）のチャネル長を長くし
であるため抑制されるものである。
れて第１のＭＯＳトランジスタ（５）が導通状態になっ
た時、第１′ＩＥ位点（３）から第３及び第１のＭＯＳ
トランジスタ（８） （５）並びに入力端（１）を介し
て入力端（１１に接続された前段回路′へ流れようとす
る貫通電流は、第３のＭＯＳトランジスタ（８）のチャ
ネル長を長くしであるため抑制されるものであり、入力
端ｆｌ）に゛Ｌ＃レベルの入力信号が入力されて第２の
Ｍ Ｏ８トランジスタ（６）が導通状態になった時、入
力端（１）に接続された前段回路から入力端（１）並び
に第２及び第４のＭＯＳトランジスタ（６） ＋９１を
介して第２を位点（４）へ流れようとする貫通電流は、
第４のＭＯＳトランジスタ（９）のチャネル長を長くし
であるため抑制されるものである。
しかも、この様に貫通電流の抑制を、チャネル長の長く
、かつインバータ（７）の負荷とはならない第３及び第
４のＭＯＳトランジスタ＋８１ （９１によす行なって
いるため、第１及び第２のｈｓ ＯＳ トランジスタ＜
５） （６）のチャネル長を短くできるため、第１及び
第２のＭＯＳトランジスタ（５１＋６）のゲート容量は
小さくなり、その結果、インバータ（７）の負荷は小さ
くなるため、入力端（１）から出力端（２）への信号の
伝達速度が速くなるものである。
、かつインバータ（７）の負荷とはならない第３及び第
４のＭＯＳトランジスタ＋８１ （９１によす行なって
いるため、第１及び第２のｈｓ ＯＳ トランジスタ＜
５） （６）のチャネル長を短くできるため、第１及び
第２のＭＯＳトランジスタ（５１＋６）のゲート容量は
小さくなり、その結果、インバータ（７）の負荷は小さ
くなるため、入力端（１）から出力端（２）への信号の
伝達速度が速くなるものである。
なお、上記実施例においては、第３のＭＯＳトランジス
タ（８１ｔ−Ｐチャネルのエンハンスメント形とし、第
４のＭＯＳトランジスタ（９）をＮチャネルのエンハン
スメント形としたが２画ＭＯＳトランジスタ＋８） （
９１をディブレジョン形のものとしても良く、要は保持
回路が動作中、４通状態となっており２貫通゛亀流を抑
制するためにチャネル長を通常のものより長くしたもの
であれば良いものである。
タ（８１ｔ−Ｐチャネルのエンハンスメント形とし、第
４のＭＯＳトランジスタ（９）をＮチャネルのエンハン
スメント形としたが２画ＭＯＳトランジスタ＋８） （
９１をディブレジョン形のものとしても良く、要は保持
回路が動作中、４通状態となっており２貫通゛亀流を抑
制するためにチャネル長を通常のものより長くしたもの
であれば良いものである。
この発明は以上に述べたように、入力端と出力端との間
に接続されるインバータと、ゲート電極が出力端に、一
方の主電極が入力端にそれぞれ接続される第１及び第２
のＭＯＳトランジスタを有しだ保持回路において、第１
電位点と第１のＭＯＳトランジスタの他方の主電極との
間に常時導通状態となり、第１のＭＯＳトランジスタよ
りチャネル長の長い第３のＭＯＳトランジスタを接続す
るとともに、第２電位点と第２のＭＯ８トランジスタの
他方の主電極との間に常時導通状態となり。
に接続されるインバータと、ゲート電極が出力端に、一
方の主電極が入力端にそれぞれ接続される第１及び第２
のＭＯＳトランジスタを有しだ保持回路において、第１
電位点と第１のＭＯＳトランジスタの他方の主電極との
間に常時導通状態となり、第１のＭＯＳトランジスタよ
りチャネル長の長い第３のＭＯＳトランジスタを接続す
るとともに、第２電位点と第２のＭＯ８トランジスタの
他方の主電極との間に常時導通状態となり。
第２のＭＯＳトランジスタよりチャネル長の長い第４の
ＭＯＳトランジスタを接続したので、第１あるいは第２
のＭＯＳトランジスタを介して流れようとする貫通電流
を第３あるいは第４のＭＯ３トランジスタが抑制し、か
つ第１及び第２のＭＯ８トランジスタのチャネル長を短
くしてこれらのゲート容量を小さくでき、インバータの
負荷を小さくできるため、入力端から出力端への信号の
伝達速度を速くできるという効果を有するものである。
ＭＯＳトランジスタを接続したので、第１あるいは第２
のＭＯＳトランジスタを介して流れようとする貫通電流
を第３あるいは第４のＭＯ３トランジスタが抑制し、か
つ第１及び第２のＭＯ８トランジスタのチャネル長を短
くしてこれらのゲート容量を小さくでき、インバータの
負荷を小さくできるため、入力端から出力端への信号の
伝達速度を速くできるという効果を有するものである。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の保持回路を示す回路図である。 図において、（１）は入力端、（２）は出力端、（３）
は第１電位点、（４）は第２を位点、 （５１（６）
（８１（９１は第１ないし第４のＭＯＳトランジスタ、
（７）はイン／く一夕である。 なお、各図中、同一符号は同−又は相当部分を示す。
来の保持回路を示す回路図である。 図において、（１）は入力端、（２）は出力端、（３）
は第１電位点、（４）は第２を位点、 （５１（６）
（８１（９１は第１ないし第４のＭＯＳトランジスタ、
（７）はイン／く一夕である。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- 一方の主電極が入力端に接続されるとともにゲート電極
が出力端に接続される第１導電形の第１のＭＯＳトラン
ジスタ、この第１のＭＯＳトランジスタの他方の主電極
と第１電位点との間に接続されるとともにゲート電極に
常時導通状態となす電位が印加され、上記第１のＭＯＳ
トランジスタのチャネル長より長いチャネル長を有する
第３のＭＯＳトランジスタ、一方の主電極が上記入力端
に接続されるとともにゲート電極が出力端に接続される
第２導電形の第２のＭＯＳトランジスタ、この第２のＭ
ＯＳトランジスタの他方の主電極と第２電位点との間に
接続されるとともにゲート電極に常時導通状態となす電
位が印加され、上記第３のＭＯＳトランジスタのチャネ
ル長より長いチャネル長を有する第４のＭＯＳトランジ
スタ、上記入力端と出力端との間に接続されるインバー
タを備えた保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642484A JPS61113319A (ja) | 1984-11-07 | 1984-11-07 | 保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23642484A JPS61113319A (ja) | 1984-11-07 | 1984-11-07 | 保持回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61113319A true JPS61113319A (ja) | 1986-05-31 |
Family
ID=17000548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23642484A Pending JPS61113319A (ja) | 1984-11-07 | 1984-11-07 | 保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61113319A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988893A (en) * | 1986-12-30 | 1991-01-29 | International Business Machines Corporation | Latch cell family in CMOS technology gate array |
| US6097230A (en) * | 1997-12-08 | 2000-08-01 | Texas Instruments Deutschland Gmbh | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop |
-
1984
- 1984-11-07 JP JP23642484A patent/JPS61113319A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988893A (en) * | 1986-12-30 | 1991-01-29 | International Business Machines Corporation | Latch cell family in CMOS technology gate array |
| US6097230A (en) * | 1997-12-08 | 2000-08-01 | Texas Instruments Deutschland Gmbh | Clock-independent latch setup-and-hold time in a combined D-type latch and flip-flop |
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