JPS62163414A - 低電力入力バツフア回路 - Google Patents
低電力入力バツフア回路Info
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- JPS62163414A JPS62163414A JP61004485A JP448586A JPS62163414A JP S62163414 A JPS62163414 A JP S62163414A JP 61004485 A JP61004485 A JP 61004485A JP 448586 A JP448586 A JP 448586A JP S62163414 A JPS62163414 A JP S62163414A
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- JP
- Japan
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- circuit
- input
- buffer circuit
- low power
- inverter circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路においてＴＴＬレベルで制御さ
れる入力端子υ人カバソファ回路に関する。
れる入力端子υ人カバソファ回路に関する。
本発明は半導体集積回路における入力バッファ回路にお
いて、低消費電力を特徴とする第１のバッファ回路と、
高速の応答性ｔ−特徴とする第２のバッファ回路を並列
にして用い、かつクロック信号によって第２バッファ回
路を制御することにより、入力信号を無条件に伝達する
という条件を損わずＫ、高速の応答性と低消費電力とい
う相反する条件を兼ねそなえた入力バッファ回路を提供
するものである。
いて、低消費電力を特徴とする第１のバッファ回路と、
高速の応答性ｔ−特徴とする第２のバッファ回路を並列
にして用い、かつクロック信号によって第２バッファ回
路を制御することにより、入力信号を無条件に伝達する
という条件を損わずＫ、高速の応答性と低消費電力とい
う相反する条件を兼ねそなえた入力バッファ回路を提供
するものである。
従来の半導体集積回路の入力バッファ回路は第５図に示
す単なるインバータ回路や、第６図に示すＮＯＲ回路が
主に使われてきた。
す単なるインバータ回路や、第６図に示すＮＯＲ回路が
主に使われてきた。
入力バッファ回路に要求される主な特性の中に高速の応
答性の問題と、入力端子をＴＴＬレベルで用いた時の入
力バッファ回路自身の消費′電流Ｑ間１處がある。ここ
で入力バッファ回路の消費電流の問題をインバータ回路
の例を用いて説明する◇第４図は第５図のインバータ回
路を相補型（以下ＣＭＯＳと略す）回路における具体的
な構成を示した図であるがＰ型の絶縁ゲート電界効果型
トランジスタ（以下ＭＯＥＩＦＥＴと略す〕、及びＮ型
Ｍ ＯＳ Ｆ Ｅ Ｔのコンダクタ７１足数βをそれぞ
れβＰ、βＮとし、またスレッショルド電圧をそれぞれ
ｖＴＰ 、 ｖＴＭ とし、また負極電源である一ＶＢ
Ｂを０電位、正極電源の電位をＶＤＤとすると。
答性の問題と、入力端子をＴＴＬレベルで用いた時の入
力バッファ回路自身の消費′電流Ｑ間１處がある。ここ
で入力バッファ回路の消費電流の問題をインバータ回路
の例を用いて説明する◇第４図は第５図のインバータ回
路を相補型（以下ＣＭＯＳと略す）回路における具体的
な構成を示した図であるがＰ型の絶縁ゲート電界効果型
トランジスタ（以下ＭＯＥＩＦＥＴと略す〕、及びＮ型
Ｍ ＯＳ Ｆ Ｅ Ｔのコンダクタ７１足数βをそれぞ
れβＰ、βＮとし、またスレッショルド電圧をそれぞれ
ｖＴＰ 、 ｖＴＭ とし、また負極電源である一ＶＢ
Ｂを０電位、正極電源の電位をＶＤＤとすると。
ＣＭＯＳインバータ回路のロジックレベルＶａＬｔｄ。
となる。またインバータ回路の入力電位をＶＧとし、入
力バッファ回路の消費電流の殆どを占る短絡電流を１日
とすれば ０ ＜：Ｖ ａ ＜Ｖ ＴＮ テｉｊ工 ｓ ＝Ｏ ＶＴＮ≦ＶＧ ＜ ＶＧＬ テに’１ 工ａ ＝７β！Ｉ（ＶＧ−ｖＴｘ）” Ｖａ Ｌ ＜、 Ｖａ≦７ＤＤ−７？Ｐでは工Ｓ ＝−
βＰ（ＶＤＤ−Ｖａ−ＶＴｐ）’ＶＤＤ−Ｖｒｐ（Ｔｏ
≦ＶＤＤ Ｔは 工９＝＝Ｑ となる。一般に入力信号のレベルを Ｏ≦ｖＧ＜ｖＴＮもシくハ ＶＤＤ−ＶＴＰ（ＪＧ＜ｖＤＤ のＣＭＯＥ！レベルで用いるときには入力バッファ回路
の短絡電施工ｓ は殆ど問題にならないが、ＴＴＬレベ
ルで用いる場合、入力電位ｑａはｖＴｍ（ｖｅ（ｖＤｎ
−ＶＴｐ で用いられることになり、前述した短絡？を施工８が流
れてしまう。集積回路を低消費電力の条件のもとに用い
る場合には入力バッファ回路の消費電流も低減する必要
かあるが、この場合、前述した工Ｇの式からも入力バッ
ファ回路の短絡電流が問題になることがわかる。したが
って入力バッファ回路がＣＭＯＳイ／バインバータ構成
される場合には短絡電流を減らす為にβＰ、βＮを小さ
く設定することになるか、そうすると入力バッファ回路
としての応答性が低下してし筐い、マ几逆に高速の応答
性を持たせる為にβＰ、β舅を大きくすると短絡電流が
増加するという問題があった。このような高い応答性と
低い消費電流という相反した条件を同時に満たし難いと
いう間′ｌＩｉはＣ！ＭＯＳインバータ回路に限らず一
般の入カバツ７ア回路についても云えることである。ま
九従来の入力バッファ回路の第２例としてあげた第６図
のＮＯＲ回路からなる入力バッファ回路の場合にはＮＯ
Ｒ回路の第１ゲートには入力信号を接続し、第２ゲート
には制御信号を用いることくより、低消費電力にする時
には第２ゲートの制御信号を高レベルにするととによっ
て第１ゲートがＴＴｌｆ、レベルであっても短絡電流を
０にする目的で多く用いられているが、この場合には第
２ゲートの制御信号が高レベルであると第１ゲートの入
力信号が変っても受けつけられないので優先度の高い信
号の場合には用いられないという問題かあった。
力バッファ回路の消費電流の殆どを占る短絡電流を１日
とすれば ０ ＜：Ｖ ａ ＜Ｖ ＴＮ テｉｊ工 ｓ ＝Ｏ ＶＴＮ≦ＶＧ ＜ ＶＧＬ テに’１ 工ａ ＝７β！Ｉ（ＶＧ−ｖＴｘ）” Ｖａ Ｌ ＜、 Ｖａ≦７ＤＤ−７？Ｐでは工Ｓ ＝−
βＰ（ＶＤＤ−Ｖａ−ＶＴｐ）’ＶＤＤ−Ｖｒｐ（Ｔｏ
≦ＶＤＤ Ｔは 工９＝＝Ｑ となる。一般に入力信号のレベルを Ｏ≦ｖＧ＜ｖＴＮもシくハ ＶＤＤ−ＶＴＰ（ＪＧ＜ｖＤＤ のＣＭＯＥ！レベルで用いるときには入力バッファ回路
の短絡電施工ｓ は殆ど問題にならないが、ＴＴＬレベ
ルで用いる場合、入力電位ｑａはｖＴｍ（ｖｅ（ｖＤｎ
−ＶＴｐ で用いられることになり、前述した短絡？を施工８が流
れてしまう。集積回路を低消費電力の条件のもとに用い
る場合には入力バッファ回路の消費電流も低減する必要
かあるが、この場合、前述した工Ｇの式からも入力バッ
ファ回路の短絡電流が問題になることがわかる。したが
って入力バッファ回路がＣＭＯＳイ／バインバータ構成
される場合には短絡電流を減らす為にβＰ、βＮを小さ
く設定することになるか、そうすると入力バッファ回路
としての応答性が低下してし筐い、マ几逆に高速の応答
性を持たせる為にβＰ、β舅を大きくすると短絡電流が
増加するという問題があった。このような高い応答性と
低い消費電流という相反した条件を同時に満たし難いと
いう間′ｌＩｉはＣ！ＭＯＳインバータ回路に限らず一
般の入カバツ７ア回路についても云えることである。ま
九従来の入力バッファ回路の第２例としてあげた第６図
のＮＯＲ回路からなる入力バッファ回路の場合にはＮＯ
Ｒ回路の第１ゲートには入力信号を接続し、第２ゲート
には制御信号を用いることくより、低消費電力にする時
には第２ゲートの制御信号を高レベルにするととによっ
て第１ゲートがＴＴｌｆ、レベルであっても短絡電流を
０にする目的で多く用いられているが、この場合には第
２ゲートの制御信号が高レベルであると第１ゲートの入
力信号が変っても受けつけられないので優先度の高い信
号の場合には用いられないという問題かあった。
そこで本発明は以上の問題を解決すべく、その目的は高
速の応答性を保ちな７５１ら、低消費電力であり、かつ
無条件に入力信号の変化を伝達することの出来る入カバ
ソファ回路を提供することにある。
速の応答性を保ちな７５１ら、低消費電力であり、かつ
無条件に入力信号の変化を伝達することの出来る入カバ
ソファ回路を提供することにある。
本発明の低電六人カバソファ回路は
（ａ） 半導体集積回路の入力端子につながる入力バ
ッファ回路において （ｂ） 第１のバッファ回路と。
ッファ回路において （ｂ） 第１のバッファ回路と。
（ｃ） 制御信号によって出力が電源から切り離され
る手段を具備した第２のバッファ回路からなり（ω 前
記第１のバッファ回路と前記第２のバッファ回路の入力
、及び出力がそれぞれ共通になるように接続されている
ことを特徴とする。
る手段を具備した第２のバッファ回路からなり（ω 前
記第１のバッファ回路と前記第２のバッファ回路の入力
、及び出力がそれぞれ共通になるように接続されている
ことを特徴とする。
不発明の上記の構成によれば第１のバッファ回ｆｌｉｔ
！ｒを応答は遅いか低消費ｔＲ，の回路を用い、第２の
バッファ回路を消費電流は大きいが高速応答の回路音用
いることかでき、かつ第１．第２のバッファ回路は互い
に並列接続の関係にあるので、高速の応答性が要求され
るモードでは第２のバッファ回路を制御信号によって活
かして用いるよって高速の入力バッファ回路となり、か
つ低消費電流が要求されるモードにおいては第２の／く
ツファ回路を制御信号によって殺し第１のノくツファ回
路のみとすることＫよって低消費電力の入力・くツファ
回路となり、かつどちらの場合でも第１０ノ（ツファ回
路もしくは第２のバッファ回路の少くとも一方は活きて
いるので無条件に入力信号の変化を集積回路内部に伝え
ることが出来る。
！ｒを応答は遅いか低消費ｔＲ，の回路を用い、第２の
バッファ回路を消費電流は大きいが高速応答の回路音用
いることかでき、かつ第１．第２のバッファ回路は互い
に並列接続の関係にあるので、高速の応答性が要求され
るモードでは第２のバッファ回路を制御信号によって活
かして用いるよって高速の入力バッファ回路となり、か
つ低消費電流が要求されるモードにおいては第２の／く
ツファ回路を制御信号によって殺し第１のノくツファ回
路のみとすることＫよって低消費電力の入力・くツファ
回路となり、かつどちらの場合でも第１０ノ（ツファ回
路もしくは第２のバッファ回路の少くとも一方は活きて
いるので無条件に入力信号の変化を集積回路内部に伝え
ることが出来る。
第１図は本発明の第１の実施例を示す回路図である。第
１図において１１はインｌ（−夕回路であって第１Ｑ人
カバソファ回路に相当し、１２はクロックドゲート型イ
ンバータ回路であって第２の入力バッファ回路に相当し
てｈる。インノく一夕回路１１とクロックドゲート型イ
ン〆く一夕回路１２の人力ゲートは共に入力端子１３に
接続され、出力は共に出力端子１４に接続されている。
１図において１１はインｌ（−夕回路であって第１Ｑ人
カバソファ回路に相当し、１２はクロックドゲート型イ
ンバータ回路であって第２の入力バッファ回路に相当し
てｈる。インノく一夕回路１１とクロックドゲート型イ
ン〆く一夕回路１２の人力ゲートは共に入力端子１３に
接続され、出力は共に出力端子１４に接続されている。
クロックドゲート型インバータ回路１２はクロック信号
ＣＡＬで制御されており、クロック信号ＯＬが高電位の
場合はインバータ回路として動作し、またクロック信号
ＯＬが低電位の場合は電源から切り離され出力が高イン
ピーダンス状態になるとともにインバータ回路自体の短
絡を流は全く流れない。
ＣＡＬで制御されており、クロック信号ＯＬが高電位の
場合はインバータ回路として動作し、またクロック信号
ＯＬが低電位の場合は電源から切り離され出力が高イン
ピーダンス状態になるとともにインバータ回路自体の短
絡を流は全く流れない。
またクロックドゲート型インバータ回路１２けクロック
信号ＯＬが高゛成位で動作時には短絡電流を含む消費電
流は大きいが、高速の応答性を持つように駆動能力を大
きくしている。インバータ回路１１は応答性は低いが短
絡電流を主とする消費電流が少なくなるように駆動能力
を小さくしている。
信号ＯＬが高゛成位で動作時には短絡電流を含む消費電
流は大きいが、高速の応答性を持つように駆動能力を大
きくしている。インバータ回路１１は応答性は低いが短
絡電流を主とする消費電流が少なくなるように駆動能力
を小さくしている。
さてクロック信号ＯＬが高電位の時、クロックドゲート
型インバータ回路１２とインバータ回路１１は共に動作
状態であるので入力端子１３から入力信号は高速で出力
端子１４に伝達される。またクロック信号ＯＬが低電位
の時はクロックドゲート型インバータ回路１２がｔ源か
ら切シ離されてインバータ回路１１のみとなるので低消
費電力となシ、かつ入力端子１３からの入力信号は出力
端子１４に伝達される状態にある。以上より第１図の回
路全体としての低鑞力人カバソファ回路はクロック信号
ＯＬが高電位の時に高速の応答性を持ち、クロック信Ｊ
１４ＯＬが低電位の時に低消ａｔ力という特性を持つこ
とになる。
型インバータ回路１２とインバータ回路１１は共に動作
状態であるので入力端子１３から入力信号は高速で出力
端子１４に伝達される。またクロック信号ＯＬが低電位
の時はクロックドゲート型インバータ回路１２がｔ源か
ら切シ離されてインバータ回路１１のみとなるので低消
費電力となシ、かつ入力端子１３からの入力信号は出力
端子１４に伝達される状態にある。以上より第１図の回
路全体としての低鑞力人カバソファ回路はクロック信号
ＯＬが高電位の時に高速の応答性を持ち、クロック信Ｊ
１４ＯＬが低電位の時に低消ａｔ力という特性を持つこ
とになる。
第２図は第１図の回路１０ＭＯ８回路で構成する場合の
具体的な回路図を示したものである０第２図においてＮ
ｆ！１Ｍ０８ＦＦｌ！Ｔ １５のソースは負極電源であ
る一ｖＳＬ＋に接続され、ＰｆｉＭＯ８ＦＥＴ１６のソ
ースは正極電源である＋ＶＤＤに接続されている。Ｎ型
ＭＯ８ＦＥＴ １５のゲートとＰ型ＭＯ８ＦＫＴ １６
のゲートは互いに接続され、かつ入力端子１３に接続さ
れている。Ｎ型ＭＯ８ＦｍＴ１５のドレインとＰ型ＭＯ
８Ｆ１１ｎＴ １６のドレインは互いに接続され、かつ
出力端子１４に接続されている。Ｎ型ＭＯ８ＦＥＴ １
７のソースは−ＶＥＩ日に接続され、ドレインはＮ凰Ｍ
Ｏ８ＦＫＴ１８のソースに接続されている。Ｐ型ＭＯ８
ＰＫＴ２０のソースは＋ＶＤＤに接続され、ドレイ／は
Ｐ［ＭＯＥ］ＦＫＴ１９のソースに接続されている。
具体的な回路図を示したものである０第２図においてＮ
ｆ！１Ｍ０８ＦＦｌ！Ｔ １５のソースは負極電源であ
る一ｖＳＬ＋に接続され、ＰｆｉＭＯ８ＦＥＴ１６のソ
ースは正極電源である＋ＶＤＤに接続されている。Ｎ型
ＭＯ８ＦＥＴ １５のゲートとＰ型ＭＯ８ＦＫＴ １６
のゲートは互いに接続され、かつ入力端子１３に接続さ
れている。Ｎ型ＭＯ８ＦｍＴ１５のドレインとＰ型ＭＯ
８Ｆ１１ｎＴ １６のドレインは互いに接続され、かつ
出力端子１４に接続されている。Ｎ型ＭＯ８ＦＥＴ １
７のソースは−ＶＥＩ日に接続され、ドレインはＮ凰Ｍ
Ｏ８ＦＫＴ１８のソースに接続されている。Ｐ型ＭＯ８
ＰＫＴ２０のソースは＋ＶＤＤに接続され、ドレイ／は
Ｐ［ＭＯＥ］ＦＫＴ１９のソースに接続されている。
Ｎ型ＭＯＢＰΣＴＩＥｌのドレインとＰ型ＭＯ８ＦＩＴ
１９のドレインは互いに接続され、かつ出力端子１４
に接続されている。Ｎ型ＭＯ８ＦＫＴ１８のゲートとＰ
型ＭＯ８ＦＥＴ １９のゲートは互いに接続され、かつ
入力端子１３に接続されて−いる。Ｎ型ＭＯＥＩＩｌ’
ＫＴ １７のゲートにはクロック信号が入力し、Ｐ型Ｍ
Ｏ８ＦＩ！：Ｔ０ｎのゲートには反転クロック信号が入
力している。以上においてＮをＭＯＳＦＥＴ １５とＰ
型ＭＯ８ＦＥＴ１６によってインバータ回路が構成され
、第１図の回路のインバータ回路１１に対応している。
１９のドレインは互いに接続され、かつ出力端子１４
に接続されている。Ｎ型ＭＯ８ＦＫＴ１８のゲートとＰ
型ＭＯ８ＦＥＴ １９のゲートは互いに接続され、かつ
入力端子１３に接続されて−いる。Ｎ型ＭＯＥＩＩｌ’
ＫＴ １７のゲートにはクロック信号が入力し、Ｐ型Ｍ
Ｏ８ＦＩ！：Ｔ０ｎのゲートには反転クロック信号が入
力している。以上においてＮをＭＯＳＦＥＴ １５とＰ
型ＭＯ８ＦＥＴ１６によってインバータ回路が構成され
、第１図の回路のインバータ回路１１に対応している。
また第２図のＮ型ＭＯ８ＦＫＴ １７．１ ＢとＰ塁Ｍ
Ｏ８Ｆ’ＥＴ １９．２ｆｌによってクロックドゲート
型インバータ回路が構成され、第１図の回路のクロック
ドゲート型インバータ回路１２に対応している。以上、
第２図の回路は第１図の回路を０Ｍ０８回路の場合にお
いて具体的な構成例を示したものであり、動１作は第１
図の場合において説明した通りである。
Ｏ８Ｆ’ＥＴ １９．２ｆｌによってクロックドゲート
型インバータ回路が構成され、第１図の回路のクロック
ドゲート型インバータ回路１２に対応している。以上、
第２図の回路は第１図の回路を０Ｍ０８回路の場合にお
いて具体的な構成例を示したものであり、動１作は第１
図の場合において説明した通りである。
第３図は本発明の第２の実施例を示す回路図である。第
５図において２１はクロックドゲート型インバータ回路
であって、制御信号として反転クロック信号が用いられ
ている。また２２もクロツクドゲート型インバータ回路
であり、制御信号としてクロック信号が用いられている
。クロックドゲート型インバータ回路２１，２２の入力
ゲートは共に入力端子２３に接続され、出力は共に出力
端子２４に接続されている。クロックドゲート型インバ
ータ回路２２は動作時において消費電流は大キいが高速
の応答性を持たせており、クロックドゲート型インバー
タ回路２１は応答性は低いか消費’ＭＨＩは小さくなる
ようにしである。さて以上の回路においてクロック信号
が高電位のときクロックドゲート型インバータ回路２２
は活きて、クロックドゲート型インバータ回路２１は殺
される。
５図において２１はクロックドゲート型インバータ回路
であって、制御信号として反転クロック信号が用いられ
ている。また２２もクロツクドゲート型インバータ回路
であり、制御信号としてクロック信号が用いられている
。クロックドゲート型インバータ回路２１，２２の入力
ゲートは共に入力端子２３に接続され、出力は共に出力
端子２４に接続されている。クロックドゲート型インバ
ータ回路２２は動作時において消費電流は大キいが高速
の応答性を持たせており、クロックドゲート型インバー
タ回路２１は応答性は低いか消費’ＭＨＩは小さくなる
ようにしである。さて以上の回路においてクロック信号
が高電位のときクロックドゲート型インバータ回路２２
は活きて、クロックドゲート型インバータ回路２１は殺
される。
またクロック信号が低電位のときクロックドゲート型イ
ンバータ回路２２は殺され、クロックドゲート型インバ
ータ回路２１は活きる。したがってクロック信号が高電
位のとき高速の応答性が得られ、クロック信号が低電位
のとき低消費電力となり、常に入力信号を出力端子に伝
達していながら、高速の応答性と低消費電力を兼ねそな
えた低電力人カハツファ回路となっている。
ンバータ回路２２は殺され、クロックドゲート型インバ
ータ回路２１は活きる。したがってクロック信号が高電
位のとき高速の応答性が得られ、クロック信号が低電位
のとき低消費電力となり、常に入力信号を出力端子に伝
達していながら、高速の応答性と低消費電力を兼ねそな
えた低電力人カハツファ回路となっている。
以上の実施例においては第１のバッファ回路と第２のバ
ッファ回路からなる２個のバッファ回路の例を述べたが
、２個の場合に限らず、並列に用いるバッファ回路は３
個以上の場合でも同様のことが適用できる。
ッファ回路からなる２個のバッファ回路の例を述べたが
、２個の場合に限らず、並列に用いるバッファ回路は３
個以上の場合でも同様のことが適用できる。
またより具体的な回路例として第２図においては０Ｍ０
８回路の場合で説明したが、第１図、第３図と等価の回
路構成になっていれば０ＭＯ８以外の一般の回路でも同
様に適用できる。
８回路の場合で説明したが、第１図、第３図と等価の回
路構成になっていれば０ＭＯ８以外の一般の回路でも同
様に適用できる。
〔発明の効果］
以上、本発明によれば第１のバッファ回路と第２のバッ
ファ回路を持ち、かつ第１のバッファ回路は低消費電力
を第２のバッファ回路は高速の応答性を持たせているの
で、高速の応答性か要求されるモードにおいては高速の
応答性を発信し、低消費電力が要求されるモードにおい
ては低消費電力になるという、高速の応答性と低消費電
力を兼ねそなえた入力バッファ回路’に％現するという
効果がある。また低消費電力のモードにおいても無条件
に入力信号の変化を伝達するので優先度の高い信号の入
力バッファ回路にも用いることか出来るという効果があ
る◇
ファ回路を持ち、かつ第１のバッファ回路は低消費電力
を第２のバッファ回路は高速の応答性を持たせているの
で、高速の応答性か要求されるモードにおいては高速の
応答性を発信し、低消費電力が要求されるモードにおい
ては低消費電力になるという、高速の応答性と低消費電
力を兼ねそなえた入力バッファ回路’に％現するという
効果がある。また低消費電力のモードにおいても無条件
に入力信号の変化を伝達するので優先度の高い信号の入
力バッファ回路にも用いることか出来るという効果があ
る◇
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図の回路を０Ｍ０８回路での構成例を示す回路図、
第３図は本発明の第２の実施例を示す回路図、第４図は
インバータ回路を０ＭＯ８での構成例を示す回路図、第
５図、第６図は従来の人力バッファ回路の例を示す回１
！！ｒ図である。 １１・・・インバータ回路 １２．２１．２２・・・クロックドゲート型インバータ
回路 １！１．２３・・・入力端子 １４．２４・・・出力抱子 １５．１７．１８・・・Ｎ型ＭＯ８ＰＫＴ１６．１９．
２０・Ｐ型ＭＯ８ＦｌｕＴ以 上
第１図の回路を０Ｍ０８回路での構成例を示す回路図、
第３図は本発明の第２の実施例を示す回路図、第４図は
インバータ回路を０ＭＯ８での構成例を示す回路図、第
５図、第６図は従来の人力バッファ回路の例を示す回１
！！ｒ図である。 １１・・・インバータ回路 １２．２１．２２・・・クロックドゲート型インバータ
回路 １！１．２３・・・入力端子 １４．２４・・・出力抱子 １５．１７．１８・・・Ｎ型ＭＯ８ＰＫＴ１６．１９．
２０・Ｐ型ＭＯ８ＦｌｕＴ以 上
Claims (1)
- 【特許請求の範囲】 （ａ）半導体集積回路の入力端子につながる入力バッフ
ァ回路において、 （ｂ）第１のバッファ回路と、 （ｃ）制御信号によつて出力が電源から切り離される手
段を具備した第２のバッファ回路からなり（ｉ）前記第
１のバッファ回路と前記第２のバッファ回路の入力、及
び出力がそれぞれ共通になるように接続されていること
を特徴とする低電力入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004485A JPS62163414A (ja) | 1986-01-13 | 1986-01-13 | 低電力入力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61004485A JPS62163414A (ja) | 1986-01-13 | 1986-01-13 | 低電力入力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163414A true JPS62163414A (ja) | 1987-07-20 |
Family
ID=11585396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61004485A Pending JPS62163414A (ja) | 1986-01-13 | 1986-01-13 | 低電力入力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163414A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124855A (ja) * | 2000-10-16 | 2002-04-26 | Nec Microsystems Ltd | 消費電力低減回路 |
| JP2005323295A (ja) * | 2004-05-11 | 2005-11-17 | Asahi Kasei Microsystems Kk | ラッチ回路及びフリップフロップ回路 |
-
1986
- 1986-01-13 JP JP61004485A patent/JPS62163414A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002124855A (ja) * | 2000-10-16 | 2002-04-26 | Nec Microsystems Ltd | 消費電力低減回路 |
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