JP2002124855A - 消費電力低減回路 - Google Patents
消費電力低減回路Info
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Abstract
(57)【要約】
【課題】 本発明は、クロック動作時の消費電力及びク
ロック停止時の消費電力を削減できる消費電力低減回路
を提供することを課題とする。 【解決手段】 ＬＳＩチップにおけるクロック停止回路
を備えたクロック回路である現用のゲーテッドバッファ
回路と、フルスイングしない回路である小振幅バッファ
回路８とを有し、当該小振幅バッファ回路８はクロック
停止時のリークを止める回路であるリーク防止用バッフ
ァ回路９を有する。
ロック停止時の消費電力を削減できる消費電力低減回路
を提供することを課題とする。 【解決手段】 ＬＳＩチップにおけるクロック停止回路
を備えたクロック回路である現用のゲーテッドバッファ
回路と、フルスイングしない回路である小振幅バッファ
回路８とを有し、当該小振幅バッファ回路８はクロック
停止時のリークを止める回路であるリーク防止用バッフ
ァ回路９を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電力制御技術に係
り、特にクロック動作時の消費電力及びクロック停止時
の消費電力を削減するための消費電力低減回路に関す
る。
り、特にクロック動作時の消費電力及びクロック停止時
の消費電力を削減するための消費電力低減回路に関す
る。
【０００２】
【従来の技術】半導体設計は高速化、高集積化が年々進
んでいる。そのため、ブロックの消費電力、特に高速動
作するクロックラインの消費電力は非常に大きいため、
消費電力の制限によるパッケージの選択の制限や発熱に
よる問題が多くなってきている。
んでいる。そのため、ブロックの消費電力、特に高速動
作するクロックラインの消費電力は非常に大きいため、
消費電力の制限によるパッケージの選択の制限や発熱に
よる問題が多くなってきている。
【０００３】図１６は、特開平５−３２６８６６号公報
に記載の第１の従来技術の構成図である。図１６を参照
すると、これは、メッシュ状のクロックライン４４全体
を、外部から供給される小振幅信号４２で動作させるこ
とで、メッシュ状のクロックライン４４の充放電電流を
削減し、ロジックに入る直前にレベル変換回路４５を介
することにより、ロジック自体には、フルスイングのク
ロック４３のようなフルスイングの信号を供給し、メッ
シュ状のクロックライン４４の消費電力の削減を図って
いる。この手法では、メッシュ状のクロックライン４４
の小振幅化による消費電力の削減は可能である。
に記載の第１の従来技術の構成図である。図１６を参照
すると、これは、メッシュ状のクロックライン４４全体
を、外部から供給される小振幅信号４２で動作させるこ
とで、メッシュ状のクロックライン４４の充放電電流を
削減し、ロジックに入る直前にレベル変換回路４５を介
することにより、ロジック自体には、フルスイングのク
ロック４３のようなフルスイングの信号を供給し、メッ
シュ状のクロックライン４４の消費電力の削減を図って
いる。この手法では、メッシュ状のクロックライン４４
の小振幅化による消費電力の削減は可能である。
【０００４】図１７は、第２の従来技術に開示されてい
るゲーテッドクロックの構成図である。図１７を参照す
ると、第２の従来技術では、後段のクロックが動作する
必要が無い場合、クロック１が入力されるＡＮＤ（論理
積）ゲート７のイネーブル信号（クロック停止信号２）
により後段のＤフリップフロップ１０のクロックライン
の動作を停止させ、クロックラインの消費電力を抑える
ことを行っている。
るゲーテッドクロックの構成図である。図１７を参照す
ると、第２の従来技術では、後段のクロックが動作する
必要が無い場合、クロック１が入力されるＡＮＤ（論理
積）ゲート７のイネーブル信号（クロック停止信号２）
により後段のＤフリップフロップ１０のクロックライン
の動作を停止させ、クロックラインの消費電力を抑える
ことを行っている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記第
１の従来技術は、レベル変換回路４５での消費電力が大
きいという問題点があった。また、レベル変換回路４５
は大きな面積を有するため、レベル変換回路４５での面
積の増加は無視できないという問題点があった。更に、
クロック停止時には小振幅部とレベル変換回路４５の間
で中間電位発生による電流が発生するため、回路全体と
して消費電力の削減は難しいという問題点もあった。
１の従来技術は、レベル変換回路４５での消費電力が大
きいという問題点があった。また、レベル変換回路４５
は大きな面積を有するため、レベル変換回路４５での面
積の増加は無視できないという問題点があった。更に、
クロック停止時には小振幅部とレベル変換回路４５の間
で中間電位発生による電流が発生するため、回路全体と
して消費電力の削減は難しいという問題点もあった。
【０００６】また、上記第２の従来技術の場合、クロッ
クが停止しても良い状態の場合には消費電力を削減する
ことが可能となるが、クロックラインの動作率が高い場
合は通常のクロックラインと同じになってしまうという
問題点があった。
クが停止しても良い状態の場合には消費電力を削減する
ことが可能となるが、クロックラインの動作率が高い場
合は通常のクロックラインと同じになってしまうという
問題点があった。
【０００７】本発明は斯かる問題点を鑑みてなされたも
のであり、その目的とするところは、クロック動作時の
消費電力及びクロック停止時の消費電力を削減できる消
費電力低減回路を提供する点にある。
のであり、その目的とするところは、クロック動作時の
消費電力及びクロック停止時の消費電力を削減できる消
費電力低減回路を提供する点にある。
【０００８】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、ＬＳＩチップにおけるクロック停止
回路を備えたクロック回路であるゲーテッドバッファ回
路と、フルスイングしない回路である小振幅バッファ回
路と、クロック停止時のリークを止める回路であるリー
ク防止用バッファ回路を有することを特徴とする消費電
力低減回路に存する。また、この発明の請求項２に記載
の発明の要旨は、前記ゲーテッドバッファ回路のイネー
ブル端子を、前記リーク防止用バッファ回路のイネーブ
ル端子に接続した回路構成を有することを特徴とする請
求項１に記載の消費電力低減回路に存する。また、この
発明の請求項３に記載の発明の要旨は、前記小振幅バッ
ファ回路は、クロックとクロック停止信号の論理積を行
うＡＮＤゲートの出力信号をレベル変換して、前記小振
幅バッファ回路および前記リーク防止用バッファ回路の
出力信号として出力する回路構成を有することを特徴と
する請求項２に記載の消費電力低減回路に存する。ま
た、この発明の請求項４に記載の発明の要旨は、前記リ
ーク防止用バッファ回路は、前記クロック停止信号が”
Ｌ”レベルのときに前記ＡＮＤゲートの出力信号をその
まま前記小振幅バッファ回路および前記リーク防止用バ
ッファ回路の出力信号として出力する回路構成を有する
ことを特徴とする請求項３に記載の消費電力低減回路に
存する。また、この発明の請求項５に記載の発明の要旨
は、前記リーク防止用バッファ回路は、前記クロック停
止信号が”Ｈ”レベルのときに出力をハイインピーダン
スにすることを特徴とする請求項４に記載の消費電力低
減回路に存する。また、この発明の請求項６に記載の発
明の要旨は、前記小振幅バッファ回路および前記リーク
防止用バッファ回路の出力信号は、前記小振幅バッファ
回路の出力信号と前記リーク防止用バッファ回路の出力
信号とのワイヤードＯＲとなっていることを特徴とする
請求項５に記載の消費電力低減回路に存する。また、こ
の発明の請求項７に記載の発明の要旨は、前記小振幅バ
ッファ回路および前記リーク防止用バッファ回路の出力
信号がクロック入力端子に接続され、データ入力信号が
データ入力端子に接続されたＤフリップフロップを有す
ることを特徴とする請求項６に記載の消費電力低減回路
に存する。また、この発明の請求項８に記載の発明の要
旨は、前記Ｄフリップフロップは、前記クロック入力端
子の立ち上がりで前記データ入力端子を取り込み、保持
している値を常時、前記Ｄフリップフロップの出力信号
として出力端子から出力する回路構成を有することを特
徴とする請求項７に記載の消費電力低減回路に存する。
載の発明の要旨は、ＬＳＩチップにおけるクロック停止
回路を備えたクロック回路であるゲーテッドバッファ回
路と、フルスイングしない回路である小振幅バッファ回
路と、クロック停止時のリークを止める回路であるリー
ク防止用バッファ回路を有することを特徴とする消費電
力低減回路に存する。また、この発明の請求項２に記載
の発明の要旨は、前記ゲーテッドバッファ回路のイネー
ブル端子を、前記リーク防止用バッファ回路のイネーブ
ル端子に接続した回路構成を有することを特徴とする請
求項１に記載の消費電力低減回路に存する。また、この
発明の請求項３に記載の発明の要旨は、前記小振幅バッ
ファ回路は、クロックとクロック停止信号の論理積を行
うＡＮＤゲートの出力信号をレベル変換して、前記小振
幅バッファ回路および前記リーク防止用バッファ回路の
出力信号として出力する回路構成を有することを特徴と
する請求項２に記載の消費電力低減回路に存する。ま
た、この発明の請求項４に記載の発明の要旨は、前記リ
ーク防止用バッファ回路は、前記クロック停止信号が”
Ｌ”レベルのときに前記ＡＮＤゲートの出力信号をその
まま前記小振幅バッファ回路および前記リーク防止用バ
ッファ回路の出力信号として出力する回路構成を有する
ことを特徴とする請求項３に記載の消費電力低減回路に
存する。また、この発明の請求項５に記載の発明の要旨
は、前記リーク防止用バッファ回路は、前記クロック停
止信号が”Ｈ”レベルのときに出力をハイインピーダン
スにすることを特徴とする請求項４に記載の消費電力低
減回路に存する。また、この発明の請求項６に記載の発
明の要旨は、前記小振幅バッファ回路および前記リーク
防止用バッファ回路の出力信号は、前記小振幅バッファ
回路の出力信号と前記リーク防止用バッファ回路の出力
信号とのワイヤードＯＲとなっていることを特徴とする
請求項５に記載の消費電力低減回路に存する。また、こ
の発明の請求項７に記載の発明の要旨は、前記小振幅バ
ッファ回路および前記リーク防止用バッファ回路の出力
信号がクロック入力端子に接続され、データ入力信号が
データ入力端子に接続されたＤフリップフロップを有す
ることを特徴とする請求項６に記載の消費電力低減回路
に存する。また、この発明の請求項８に記載の発明の要
旨は、前記Ｄフリップフロップは、前記クロック入力端
子の立ち上がりで前記データ入力端子を取り込み、保持
している値を常時、前記Ｄフリップフロップの出力信号
として出力端子から出力する回路構成を有することを特
徴とする請求項７に記載の消費電力低減回路に存する。
【０００９】
【発明の実施の形態】本発明は、ＬＳＩチップにおける
クロック停止回路を備えたクロック回路（以降、現用の
ゲーテッドバッファ回路（不図示）と称す）と、フルス
イングしない回路（以降、小振幅バッファ回路と称す）
と、クロック停止時のリークを止める回路（以降、リー
ク防止用バッファ回路と称す）を設けることで、クロッ
ク動作時の消費電力及びクロック停止時の消費電力を削
減することを特徴とする。以下、本発明の各種実施の形
態を図面に基づいて詳細に説明する。
クロック停止回路を備えたクロック回路（以降、現用の
ゲーテッドバッファ回路（不図示）と称す）と、フルス
イングしない回路（以降、小振幅バッファ回路と称す）
と、クロック停止時のリークを止める回路（以降、リー
ク防止用バッファ回路と称す）を設けることで、クロッ
ク動作時の消費電力及びクロック停止時の消費電力を削
減することを特徴とする。以下、本発明の各種実施の形
態を図面に基づいて詳細に説明する。
【００１０】（第１の実施の形態）以下、本発明の第１
の実施の形態を図面に基づいて詳細に説明する。図１
は、本発明の第１の実施の形態に係る消費電力低減回路
を説明するための機能ブロック図である。図１におい
て、１はクロック、２はクロック停止信号、７はＡＮＤ
（論理積）ゲート、８は小振幅バッファ回路、９はリー
ク防止用バッファ回路、１０はＤフリップフロップ、１
３はＡＮＤ（論理積）ゲートの出力信号、１４は小振幅
バッファ回路およびリーク防止用バッファ回路の出力信
号、１７はＤフリップフロップのデータ入力信号、１８
はＤフリップフロップの出力信号、２８は本発明の特徴
部の回路である。
の実施の形態を図面に基づいて詳細に説明する。図１
は、本発明の第１の実施の形態に係る消費電力低減回路
を説明するための機能ブロック図である。図１におい
て、１はクロック、２はクロック停止信号、７はＡＮＤ
（論理積）ゲート、８は小振幅バッファ回路、９はリー
ク防止用バッファ回路、１０はＤフリップフロップ、１
３はＡＮＤ（論理積）ゲートの出力信号、１４は小振幅
バッファ回路およびリーク防止用バッファ回路の出力信
号、１７はＤフリップフロップのデータ入力信号、１８
はＤフリップフロップの出力信号、２８は本発明の特徴
部の回路である。
【００１１】図１を参照すると、本実施の形態の消費電
力低減回路は、クロック停止回路を備えた現用のゲーテ
ッドバッファ回路（不図示）と、クロック停止時に中間
電位となり次段ゲートのリーク電流を防止する小振幅バ
ッファ回路８を設けるとともに、現用のゲーテッドバッ
ファ回路（不図示）のイネーブル端子を、リーク防止用
バッファ回路９のイネーブル端子に接続した回路構成と
なっている。
力低減回路は、クロック停止回路を備えた現用のゲーテ
ッドバッファ回路（不図示）と、クロック停止時に中間
電位となり次段ゲートのリーク電流を防止する小振幅バ
ッファ回路８を設けるとともに、現用のゲーテッドバッ
ファ回路（不図示）のイネーブル端子を、リーク防止用
バッファ回路９のイネーブル端子に接続した回路構成と
なっている。
【００１２】図１を参照すると、信号（クロック１）は
外部より供給されるクロック信号である。信号（クロッ
ク停止信号２）は、クロックの出力信号（ＡＮＤ（論理
積）ゲート７の出力信号１３）を許可する信号であっ
て、”Ｈ”レベルのときに許可を意味し、”Ｌ”レベル
のときに禁止を意味する。
外部より供給されるクロック信号である。信号（クロッ
ク停止信号２）は、クロックの出力信号（ＡＮＤ（論理
積）ゲート７の出力信号１３）を許可する信号であっ
て、”Ｈ”レベルのときに許可を意味し、”Ｌ”レベル
のときに禁止を意味する。
【００１３】ＡＮＤゲート７は、信号（クロック１）と
信号（クロック停止信号２）の論理積の信号（ＡＮＤゲ
ート７の出力信号１３）を出力する。
信号（クロック停止信号２）の論理積の信号（ＡＮＤゲ
ート７の出力信号１３）を出力する。
【００１４】小振幅バッファ回路８は、信号（ＡＮＤゲ
ート７の出力信号１３）をレベル変換して、小振幅バッ
ファ回路８およびリーク防止用バッファ回路９の出力信
号１４として出力する。
ート７の出力信号１３）をレベル変換して、小振幅バッ
ファ回路８およびリーク防止用バッファ回路９の出力信
号１４として出力する。
【００１５】リーク防止用バッファ回路９は、信号（ク
ロック停止信号２）が”Ｌ”レベルのときに信号（ＡＮ
Ｄゲート７の出力信号１３）をそのまま信号（小振幅バ
ッファ回路８およびリーク防止用バッファ回路９の出力
信号１４）に出力する。また、信号（クロック停止信号
２）が”Ｈ”レベルのときに出力をＨｉ−Ｚ（ハイイン
ピーダンス）にする。
ロック停止信号２）が”Ｌ”レベルのときに信号（ＡＮ
Ｄゲート７の出力信号１３）をそのまま信号（小振幅バ
ッファ回路８およびリーク防止用バッファ回路９の出力
信号１４）に出力する。また、信号（クロック停止信号
２）が”Ｈ”レベルのときに出力をＨｉ−Ｚ（ハイイン
ピーダンス）にする。
【００１６】信号（小振幅バッファ回路８およびリーク
防止用バッファ回路９の出力信号１４）は、小振幅バッ
ファ回路８の出力信号とリーク防止用バッファ回路９の
出力信号とのワイヤードＯＲとなっている。
防止用バッファ回路９の出力信号１４）は、小振幅バッ
ファ回路８の出力信号とリーク防止用バッファ回路９の
出力信号とのワイヤードＯＲとなっている。
【００１７】Ｄフリップフロップ１０では、信号（小振
幅バッファ回路８およびリーク防止用バッファ回路９の
出力信号１４）がクロック入力端子Ｃに接続され、信号
（Ｄフリップフロップ１０のデータ入力信号１７）がデ
ータ入力端子Ｄに接続されている。
幅バッファ回路８およびリーク防止用バッファ回路９の
出力信号１４）がクロック入力端子Ｃに接続され、信号
（Ｄフリップフロップ１０のデータ入力信号１７）がデ
ータ入力端子Ｄに接続されている。
【００１８】Ｄフリップフロップ１０は、クロック入力
端子Ｃの立ち上がり（”Ｌ”レベル→”Ｈ”レベル）で
データ入力端子Ｄを取り込み、保持している値を常時、
信号（Ｄフリップフロップ１０の出力信号１８）として
出力端子Ｑから出力する。
端子Ｃの立ち上がり（”Ｌ”レベル→”Ｈ”レベル）で
データ入力端子Ｄを取り込み、保持している値を常時、
信号（Ｄフリップフロップ１０の出力信号１８）として
出力端子Ｑから出力する。
【００１９】図２は、図１の小振幅バッファ回路８の構
成例である。図２を参照すると、小振幅バッファ回路８
は、Ｐチャネルトランジスタ３とＮチャネルトランジス
タ４で構成されるインバータ（第１のインバータ１５）
と、Ｐチャネルトランジスタ５，Ｐチャネルトランジス
タ１１，Ｎチャネルトランジスタ６及びＮチャネルトラ
ンジスタ１２で構成されるインバータ（小振幅バッファ
回路８を構成する第２のインバータ１６）からなる。な
お、図２において、符号３６は第１の電源を示してい
る。
成例である。図２を参照すると、小振幅バッファ回路８
は、Ｐチャネルトランジスタ３とＮチャネルトランジス
タ４で構成されるインバータ（第１のインバータ１５）
と、Ｐチャネルトランジスタ５，Ｐチャネルトランジス
タ１１，Ｎチャネルトランジスタ６及びＮチャネルトラ
ンジスタ１２で構成されるインバータ（小振幅バッファ
回路８を構成する第２のインバータ１６）からなる。な
お、図２において、符号３６は第１の電源を示してい
る。
【００２０】ここで、Ｐチャネルトランジスタ５及びＮ
チャネルトランジスタ６は、ゲート入力がドレイン接続
されているため、信号（小振幅バッファ回路８およびリ
ーク防止用バッファ回路９の出力信号１４）は図４に示
すようなフルスイングしない信号となる。図４のタイミ
ングチャートに、小振幅バッファ回路８の動作を示す。
チャネルトランジスタ６は、ゲート入力がドレイン接続
されているため、信号（小振幅バッファ回路８およびリ
ーク防止用バッファ回路９の出力信号１４）は図４に示
すようなフルスイングしない信号となる。図４のタイミ
ングチャートに、小振幅バッファ回路８の動作を示す。
【００２１】図３は、図１のリーク防止用バッファ回路
９の構成例である。図３を参照すると、リーク防止用バ
ッファ回路９は、Ｐチャネルトランジスタ１９とＮチャ
ネルトランジスタ２０で構成される第４のインバータ２
６と、Ｐチャネルトランジスタ２１，Ｐチャネルトラン
ジスタ２２，Ｎチャネルトランジスタ２３，Ｎチャネル
トランジスタ２４及び第３のインバータ２５からなる３
ステートインバータ（第５のインバータ２７）で構成さ
れている。
９の構成例である。図３を参照すると、リーク防止用バ
ッファ回路９は、Ｐチャネルトランジスタ１９とＮチャ
ネルトランジスタ２０で構成される第４のインバータ２
６と、Ｐチャネルトランジスタ２１，Ｐチャネルトラン
ジスタ２２，Ｎチャネルトランジスタ２３，Ｎチャネル
トランジスタ２４及び第３のインバータ２５からなる３
ステートインバータ（第５のインバータ２７）で構成さ
れている。
【００２２】以下、本実施の形態の動作について説明す
る。図５は、第１の実施の形態において、クロック出力
を許可した場合のタイミングチャート、図６は、第１の
実施の形態において、クロック出力を禁止した場合のタ
イミングチャート、図７は、クロックラインのシールド
配線の説明図である。図８は、クロックライン上をリー
ク防止用バッファ回路９の配線に用いた例である。
る。図５は、第１の実施の形態において、クロック出力
を許可した場合のタイミングチャート、図６は、第１の
実施の形態において、クロック出力を禁止した場合のタ
イミングチャート、図７は、クロックラインのシールド
配線の説明図である。図８は、クロックライン上をリー
ク防止用バッファ回路９の配線に用いた例である。
【００２３】初めに、信号（ＡＮＤゲート７の出力信号
１３）が許可されている場合の動作を説明する。
１３）が許可されている場合の動作を説明する。
【００２４】信号（ＡＮＤゲート７の出力信号１３）の
出力が許可状態なので信号（クロック停止信号２）は”
Ｈ”レベルである。
出力が許可状態なので信号（クロック停止信号２）は”
Ｈ”レベルである。
【００２５】このとき、図５のタイミングチャートに示
すように、信号（クロック１）はＡＮＤゲート７からそ
のまま伝播し信号（ＡＮＤゲート７の出力信号１３）と
なる。
すように、信号（クロック１）はＡＮＤゲート７からそ
のまま伝播し信号（ＡＮＤゲート７の出力信号１３）と
なる。
【００２６】リーク防止用バッファ回路９は出力が”Ｈ
ｉ−Ｚ”（ハイインピーダンス）であるため、小振幅バ
ッファ回路８の出力信号がそのまま信号（小振幅バッフ
ァ回路８およびリーク防止用バッファ回路９の出力信号
１４）となり、Ｄフリップフロップ１０のクロック入力
端子Ｃにはフルスイングしない信号が入力される。
ｉ−Ｚ”（ハイインピーダンス）であるため、小振幅バ
ッファ回路８の出力信号がそのまま信号（小振幅バッフ
ァ回路８およびリーク防止用バッファ回路９の出力信号
１４）となり、Ｄフリップフロップ１０のクロック入力
端子Ｃにはフルスイングしない信号が入力される。
【００２７】なお、電圧がフルスイングしないとＤフリ
ップフロップ１０のクロック入力端子Ｃに中間レベルの
電位が印加されるため、フルスイング時に比べて貫通電
流による消費電力が大きくなる。しかし充放電電流によ
る消費電力Ｐは負荷容量Ｃ、周波数ｆ、振幅電圧Ｖを用
いると、Ｐ＝Ｃ・ｆ・Ｖ２で決定するため、周波数が高
くなると、充放電電流による消費電力が支配的となる。
ップフロップ１０のクロック入力端子Ｃに中間レベルの
電位が印加されるため、フルスイング時に比べて貫通電
流による消費電力が大きくなる。しかし充放電電流によ
る消費電力Ｐは負荷容量Ｃ、周波数ｆ、振幅電圧Ｖを用
いると、Ｐ＝Ｃ・ｆ・Ｖ２で決定するため、周波数が高
くなると、充放電電流による消費電力が支配的となる。
【００２８】このように第１の実施の形態によれば、小
振幅により電圧を抑える回路としているため、充放電に
よる消費電力が小さくなり、回路全体として消費電力が
削減されることになる。
振幅により電圧を抑える回路としているため、充放電に
よる消費電力が小さくなり、回路全体として消費電力が
削減されることになる。
【００２９】次に、信号（ＡＮＤゲート７の出力信号１
３）が禁止されている場合の動作を説明する。
３）が禁止されている場合の動作を説明する。
【００３０】前述したように、リーク防止用バッファ回
路９は出力が”Ｈｉ−Ｚ”（ハイインピーダンス）であ
るため、小振幅バッファ回路８の出力信号がそのまま信
号（小振幅バッファ回路８およびリーク防止用バッファ
回路９の出力信号１４）となり、Ｄフリップフロップ１
０のクロック入力端子Ｃにはフルスイングしない信号が
入力される。
路９は出力が”Ｈｉ−Ｚ”（ハイインピーダンス）であ
るため、小振幅バッファ回路８の出力信号がそのまま信
号（小振幅バッファ回路８およびリーク防止用バッファ
回路９の出力信号１４）となり、Ｄフリップフロップ１
０のクロック入力端子Ｃにはフルスイングしない信号が
入力される。
【００３１】このとき、図６のタイミングチャートに示
すように、クロックを停止させる場合、信号（クロック
停止信号２）は”Ｌ”レベルである。
すように、クロックを停止させる場合、信号（クロック
停止信号２）は”Ｌ”レベルである。
【００３２】このとき、ＡＮＤゲート７は信号（クロッ
ク１）の状態によらず信号（ＡＮＤゲート７の出力信号
１３）に”Ｌ”レベルを出力する。このため、小振幅バ
ッファ回路８およびリーク防止用バッファ回路９には”
Ｌ”レベルが入力される。
ク１）の状態によらず信号（ＡＮＤゲート７の出力信号
１３）に”Ｌ”レベルを出力する。このため、小振幅バ
ッファ回路８およびリーク防止用バッファ回路９には”
Ｌ”レベルが入力される。
【００３３】ここで、リーク防止用バッファ回路９は、
信号（クロック停止信号２）が”Ｌ”レベルなので、信
号（小振幅バッファ回路８およびリーク防止用バッファ
回路９の出力信号１４）に”Ｌ”レベルを出力する。
信号（クロック停止信号２）が”Ｌ”レベルなので、信
号（小振幅バッファ回路８およびリーク防止用バッファ
回路９の出力信号１４）に”Ｌ”レベルを出力する。
【００３４】小振幅バッファ回路８も、信号（小振幅バ
ッファ回路８およびリーク防止用バッファ回路９の出力
信号１４）に完全に”Ｌ”レベルにはならない中間電圧
を出力するが、リーク防止用バッファ回路９の出力によ
り、信号（小振幅バッファ回路８およびリーク防止用バ
ッファ回路９の出力信号１４）は”Ｌ”レベルとなる。
ッファ回路８およびリーク防止用バッファ回路９の出力
信号１４）に完全に”Ｌ”レベルにはならない中間電圧
を出力するが、リーク防止用バッファ回路９の出力によ
り、信号（小振幅バッファ回路８およびリーク防止用バ
ッファ回路９の出力信号１４）は”Ｌ”レベルとなる。
【００３５】その結果、信号（ＡＮＤゲート７の出力信
号１３）の許可時に、従来のゲーテッドクロック構成に
比べて増加が懸念される中間電位発生による貫通電流を
止めることが可能となる。
号１３）の許可時に、従来のゲーテッドクロック構成に
比べて増加が懸念される中間電位発生による貫通電流を
止めることが可能となる。
【００３６】なお、本実施の形態では、ゲーテッドクロ
ックに対してリーク防止用バッファ回路９が付加される
ため、従来技術に比べて配線性が極端に低下することが
懸念される。しかし、近年、高周波で回路を動作させる
場合、クロックラインはクロストーク等の問題が顕著に
なるため、その対策として図７に示すようにシールド配
線と呼ばれる”Ｌ”レベル、または”Ｈ”レベルにレベ
ルを固定した配線をクロックラインに並走させることで
クロストークの影響を削減する手法が多く使用されてい
る。また、本実施の形態のリーク防止用バッファ回路９
のイネーブル信号ラインを図８に示すように、このシー
ルド配線をイネーブル信号として使用すれば、本実施の
形態を採用してもレイアウト上、大きな配線性の低下は
起こすことなく実現することが可能である。
ックに対してリーク防止用バッファ回路９が付加される
ため、従来技術に比べて配線性が極端に低下することが
懸念される。しかし、近年、高周波で回路を動作させる
場合、クロックラインはクロストーク等の問題が顕著に
なるため、その対策として図７に示すようにシールド配
線と呼ばれる”Ｌ”レベル、または”Ｈ”レベルにレベ
ルを固定した配線をクロックラインに並走させることで
クロストークの影響を削減する手法が多く使用されてい
る。また、本実施の形態のリーク防止用バッファ回路９
のイネーブル信号ラインを図８に示すように、このシー
ルド配線をイネーブル信号として使用すれば、本実施の
形態を採用してもレイアウト上、大きな配線性の低下は
起こすことなく実現することが可能である。
【００３７】以下に本実施の形態の効果を説明する。前
述したように、本実施の形態では、クロック停止回路を
備えたクロック回路に小振幅バッファ回路８によるバッ
ファ回路を有するリーク防止用バッファ回路９を設ける
ことで、特に高速動作時の消費電力を削減することが可
能となる。
述したように、本実施の形態では、クロック停止回路を
備えたクロック回路に小振幅バッファ回路８によるバッ
ファ回路を有するリーク防止用バッファ回路９を設ける
ことで、特に高速動作時の消費電力を削減することが可
能となる。
【００３８】まず、従来技術のクロックバッファの消費
電流について示す。図９は、従来技術のクロックバッフ
ァの回路構成である。また、図１１に従来構成と本実施
の形態時のＳｐｉｃｅ波形（電子回路のシミュレーショ
ンソフトの１つであるＳｐｉｃｅ（商標）からの出力波
形）の比較を行った結果を示す。
電流について示す。図９は、従来技術のクロックバッフ
ァの回路構成である。また、図１１に従来構成と本実施
の形態時のＳｐｉｃｅ波形（電子回路のシミュレーショ
ンソフトの１つであるＳｐｉｃｅ（商標）からの出力波
形）の比較を行った結果を示す。
【００３９】図９、図１１を参照すると、入力信号（外
部より供給されるクロック２９）を入力すると、出力波
形（従来技術の出力信号３０）が変化し、電流（従来技
術での消費電流３２）が発生する。
部より供給されるクロック２９）を入力すると、出力波
形（従来技術の出力信号３０）が変化し、電流（従来技
術での消費電流３２）が発生する。
【００４０】次に本実施の形態の消費電流について示
す。図１０は、本実施の形態のクロックバッファ３８の
回路構成である。
す。図１０は、本実施の形態のクロックバッファ３８の
回路構成である。
【００４１】図１０、図１１を参照すると、入力信号
（外部より供給されるクロック２９）を入力した際、出
力波形（本実施の形態の出力信号３１）が変化し、消費
電流（本実施の形態の消費電流３３）が発生する。図１
１よりわかるように、本実施の形態では、出力波形がフ
ルスイングしないため、充放電電流が減少する。なお、
貫通電流は本実施の形態の方が大きくなるが、充放電電
流から比べると充分小さいことがわかる。
（外部より供給されるクロック２９）を入力した際、出
力波形（本実施の形態の出力信号３１）が変化し、消費
電流（本実施の形態の消費電流３３）が発生する。図１
１よりわかるように、本実施の形態では、出力波形がフ
ルスイングしないため、充放電電流が減少する。なお、
貫通電流は本実施の形態の方が大きくなるが、充放電電
流から比べると充分小さいことがわかる。
【００４２】このことからも貫通電流は増加するが、充
放電電流の削減効果の方が大きいため、回路全体として
の消費電力は小さくなる。
放電電流の削減効果の方が大きいため、回路全体として
の消費電力は小さくなる。
【００４３】図１２に周波数と平均電流の関係を本発明
と公知構成を比較した結果を示す。図１２を参照する
と、例えば２５０ＭＨｚ時を比較した場合、本実施の形
態の方が従来構成に比べて約２０％減少する。また、公
知のコンペア方式のレベル変換回路４５（図１６参照）
を用いた出力波形がフルスイングしない方式に比べて消
費電力の削減が可能となる。更に、リーク防止用バッフ
ァ回路９はクロック停止時のレベルを出力できれば良い
ため、大きな面積は不要である。
と公知構成を比較した結果を示す。図１２を参照する
と、例えば２５０ＭＨｚ時を比較した場合、本実施の形
態の方が従来構成に比べて約２０％減少する。また、公
知のコンペア方式のレベル変換回路４５（図１６参照）
を用いた出力波形がフルスイングしない方式に比べて消
費電力の削減が可能となる。更に、リーク防止用バッフ
ァ回路９はクロック停止時のレベルを出力できれば良い
ため、大きな面積は不要である。
【００４４】（第２の実施の形態）以下、本発明の第２
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図１３は、本発明の第２の実施の形態に係る消費電
力低減回路を説明するための機能ブロック図である。な
お、図１３において、符号３８はクロックバッファを示
している。
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図１３は、本発明の第２の実施の形態に係る消費電
力低減回路を説明するための機能ブロック図である。な
お、図１３において、符号３８はクロックバッファを示
している。
【００４５】第１の実施の形態は、図１に示すように、
単一電源にて構成されている。これに対して第２の実施
の形態は、第１の電源３６（図２、３参照）から電位を
供給されるリーク防止用バッファ回路９、及び第２の電
源３７（後述、図１８参照）より電位を供給される従来
のクロックバッファより構成する点に特徴を有してい
る。
単一電源にて構成されている。これに対して第２の実施
の形態は、第１の電源３６（図２、３参照）から電位を
供給されるリーク防止用バッファ回路９、及び第２の電
源３７（後述、図１８参照）より電位を供給される従来
のクロックバッファより構成する点に特徴を有してい
る。
【００４６】図１８に従来のクロックバッファの構成例
を示す。図１８を参照すると、クロックバッファは、Ｐ
チャネルトランジスタ４７及びＮチャネルトランジスタ
４８で構成されるインバータ（クロックバッファ３８を
構成するインバータ５１）と、Ｐチャネルトランジスタ
４９及びＮチャネルトランジスタ５０で構成されるイン
バータ（クロックバッファ３８（図１３参照）を構成す
るインバータ５２）から構成される。
を示す。図１８を参照すると、クロックバッファは、Ｐ
チャネルトランジスタ４７及びＮチャネルトランジスタ
４８で構成されるインバータ（クロックバッファ３８を
構成するインバータ５１）と、Ｐチャネルトランジスタ
４９及びＮチャネルトランジスタ５０で構成されるイン
バータ（クロックバッファ３８（図１３参照）を構成す
るインバータ５２）から構成される。
【００４７】なお、クロックバッファ以外のブロック
（本実施の形態の場合、ＡＮＤゲート７，Ｄフリップフ
ロップ１０）は第１の電源３６より電位を供給される。
また、第２の電源３７は、第１の電源３６よりも低く設
定する。
（本実施の形態の場合、ＡＮＤゲート７，Ｄフリップフ
ロップ１０）は第１の電源３６より電位を供給される。
また、第２の電源３７は、第１の電源３６よりも低く設
定する。
【００４８】本実施の形態では、小振幅バッファ回路８
を用いていたが、従来のクロックバッファの電源電圧が
低いため、通常のバッファを使用しても出力信号（クロ
ックバッファ３８およびリーク防止用バッファ回路９の
出力信号４６）が小振幅となり、第１の実施の形態と同
様に、消費電力の削減が可能となる。
を用いていたが、従来のクロックバッファの電源電圧が
低いため、通常のバッファを使用しても出力信号（クロ
ックバッファ３８およびリーク防止用バッファ回路９の
出力信号４６）が小振幅となり、第１の実施の形態と同
様に、消費電力の削減が可能となる。
【００４９】（第３の実施の形態）以下、本発明の第３
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図１４、図１５は、本発明の第３の実施の形態に係
る消費電力低減回路の動作説明図である。
の実施の形態を図面に基づいて詳細に説明する。なお、
上記実施の形態において既に記述したものと同一の部分
については、同一符号を付し、重複した説明は省略す
る。図１４、図１５は、本発明の第３の実施の形態に係
る消費電力低減回路の動作説明図である。
【００５０】本実施の形態は、図１５に示すように、小
振幅バッファ回路８とリーク防止用バッファ回路９との
並列回路を複数直列に接続した構成となっている。リー
ク防止用バッファ回路９のイネーブル端子は周波数が高
い時には”Ｈ”レベルを、周波数が低い時には”Ｌ”レ
ベルを入力する。
振幅バッファ回路８とリーク防止用バッファ回路９との
並列回路を複数直列に接続した構成となっている。リー
ク防止用バッファ回路９のイネーブル端子は周波数が高
い時には”Ｈ”レベルを、周波数が低い時には”Ｌ”レ
ベルを入力する。
【００５１】本実施の形態では、図１４に示すように、
高速時にはリーク防止用バッファ回路９のイネーブル端
子に”Ｈ”レベルを供給し、経路（高速動作時のクロッ
クの経路４０）をクロックラインとすることで、充放電
電流による消費電力の削減を図った。
高速時にはリーク防止用バッファ回路９のイネーブル端
子に”Ｈ”レベルを供給し、経路（高速動作時のクロッ
クの経路４０）をクロックラインとすることで、充放電
電流による消費電力の削減を図った。
【００５２】ただし、図１２に示すように、低速時には
中間電位による次段の貫通電流が大きくなるため、図９
に示すような従来構成の方が消費電力は小さい。しか
し、図１５に示すように、リーク防止用バッファ回路９
のイネーブル端子に”Ｌ”レベルでクロックを動作さ
せ、経路（第３の実施の形態での低速時のクロックの経
路４１）をクロックラインとすることにより、従来と同
様に、フルスイングした波形（ＡＮＤゲート７の出力信
号１３）が出力されるため、貫通電流による問題は従来
と同等となる。
中間電位による次段の貫通電流が大きくなるため、図９
に示すような従来構成の方が消費電力は小さい。しか
し、図１５に示すように、リーク防止用バッファ回路９
のイネーブル端子に”Ｌ”レベルでクロックを動作さ
せ、経路（第３の実施の形態での低速時のクロックの経
路４１）をクロックラインとすることにより、従来と同
様に、フルスイングした波形（ＡＮＤゲート７の出力信
号１３）が出力されるため、貫通電流による問題は従来
と同等となる。
【００５３】このように、本実施の形態を用いること
で、周波数が低周波から高周波まで変化するクロックラ
インにおいても同構成で最適なクロックラインを提供す
ることが可能である。
で、周波数が低周波から高周波まで変化するクロックラ
インにおいても同構成で最適なクロックラインを提供す
ることが可能である。
【００５４】なお、本発明が上記各実施の形態に限定さ
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
れず、本発明の技術思想の範囲内において、上記各実施
の形態は適宜変更され得ることは明らかである。また上
記構成部材の数、位置、形状等は上記各実施の形態に限
定されず、本発明を実施する上で好適な数、位置、形状
等にすることができる。また、各図において、同一構成
要素には同一符号を付している。
【００５５】
【発明の効果】本発明は以上のように構成されているの
で、クロック動作時の消費電力及びクロック停止時の消
費電力を削減できるようになるといった効果を奏する。
で、クロック動作時の消費電力及びクロック停止時の消
費電力を削減できるようになるといった効果を奏する。
【図１】本発明の第１の実施の形態に係る消費電力低減
回路を説明するための機能ブロック図である。
回路を説明するための機能ブロック図である。
【図２】図１の小振幅バッファ回路の構成例である。
【図３】図１のリーク防止用バッファ回路の構成例であ
る。
る。
【図４】バッファの動作を示すタイミングチャートであ
る。
る。
【図５】第１の実施の形態において、クロック出力を許
可した場合のタイミングチャートである。
可した場合のタイミングチャートである。
【図６】第１の実施の形態において、クロック出力を禁
止した場合のタイミングチャートである。
止した場合のタイミングチャートである。
【図７】クロックラインのシールド配線の説明図であ
る。
る。
【図８】クロックライン上をリーク防止用バッファ回路
の配線に用いた例である。
の配線に用いた例である。
【図９】従来技術のクロックバッファの回路構成であ
る。
る。
【図１０】本実施の形態のクロックバッファの回路構成
である。
である。
【図１１】図９と図１０での特性を比較したグラフであ
る。
る。
【図１２】図９と図１０での平均電流の周波数依存性を
表したグラフである。
表したグラフである。
【図１３】本発明の第２の実施の形態に係る消費電力低
減回路を説明するための機能ブロック図である。
減回路を説明するための機能ブロック図である。
【図１４】本発明の第３の実施の形態に係る消費電力低
減回路の動作説明図である。
減回路の動作説明図である。
【図１５】本発明の第３の実施の形態に係る消費電力低
減回路の動作説明図である。
減回路の動作説明図である。
【図１６】特開平５−３２６８６６号公報に記載の第１
の従来技術の構成図である。
の従来技術の構成図である。
【図１７】第２の従来技術に開示されているゲーテッド
クロックの構成図である。
クロックの構成図である。
【図１８】従来のクロックバッファの構成例である。
１…クロック ２…クロック停止信号 ３，５，１１，１９，２１，２２，４７，４９…Ｐチャ
ネルトランジスタ ４，６，１２，２０，２３，２４，４８，５０…Ｎチャ
ネルトランジスタ ７…ＡＮＤ（論理積）ゲート ８…小振幅バッファ回路 ９…リーク防止用バッファ回路 １０…Ｄフリップフロップ １３…ＡＮＤ（論理積）ゲートの出力信号 １４…小振幅バッファ回路およびリーク防止用バッファ
回路の出力信号 １５…第１のインバータ １６…第２のインバータ １７…Ｄフリップフロップのデータ入力信号 １８…Ｄフリップフロップの出力信号 ２５…第３のインバータ ２６…第４のインバータ ２７…第５のインバータ ２８…本発明の特徴部の回路 ２９…外部より供給されるクロック ３０…従来技術の出力信号 ３１…本実施の形態の出力信号 ３２…従来技術での消費電流 ３３…消費電流 ３６…第１の電源 ３７…第２の電源 ３８…クロックバッファ ４０…高速動作時のクロックの経路 ４１…第３の実施の形態での低速時のクロックの経路 ４２…外部から供給されるの小振幅信号 ４３…フルスイングのクロック ４４…メッシュ状のクロックライン ４５…レベル変換回路 ４６…クロックバッファおよびリーク防止用バッファ回
路の出力信号 ５１，５２…クロックバッファを構成するインバータ Ｃ…クロック入力端子 Ｄ…データ入力端子 Ｑ…出力端子
ネルトランジスタ ４，６，１２，２０，２３，２４，４８，５０…Ｎチャ
ネルトランジスタ ７…ＡＮＤ（論理積）ゲート ８…小振幅バッファ回路 ９…リーク防止用バッファ回路 １０…Ｄフリップフロップ １３…ＡＮＤ（論理積）ゲートの出力信号 １４…小振幅バッファ回路およびリーク防止用バッファ
回路の出力信号 １５…第１のインバータ １６…第２のインバータ １７…Ｄフリップフロップのデータ入力信号 １８…Ｄフリップフロップの出力信号 ２５…第３のインバータ ２６…第４のインバータ ２７…第５のインバータ ２８…本発明の特徴部の回路 ２９…外部より供給されるクロック ３０…従来技術の出力信号 ３１…本実施の形態の出力信号 ３２…従来技術での消費電流 ３３…消費電流 ３６…第１の電源 ３７…第２の電源 ３８…クロックバッファ ４０…高速動作時のクロックの経路 ４１…第３の実施の形態での低速時のクロックの経路 ４２…外部から供給されるの小振幅信号 ４３…フルスイングのクロック ４４…メッシュ状のクロックライン ４５…レベル変換回路 ４６…クロックバッファおよびリーク防止用バッファ回
路の出力信号 ５１，５２…クロックバッファを構成するインバータ Ｃ…クロック入力端子 Ｄ…データ入力端子 Ｑ…出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩瀬 慶春 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 石川 賢一 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 (72)発明者 広瀬 真吾 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内 Ｆターム(参考） 5F038 BH10 BH19 CD02 CD06 CD08 CD15 DF01 DF08 EZ10 5J039 CC03 CC06 KK09 KK10 MM04 5J056 AA00 AA11 BB17 BB49 CC14 DD12 DD28 EE11 FF01 FF07 GG12 KK00
Claims (8)
- 【請求項１】 ＬＳＩチップにおけるクロック停止回路
を備えたクロック回路であるゲーテッドバッファ回路
と、 フルスイングしない回路である小振幅バッファ回路と、 クロック停止時のリークを止める回路であるリーク防止
用バッファ回路を有することを特徴とする消費電力低減
回路。 - 【請求項２】 前記ゲーテッドバッファ回路のイネーブ
ル端子を、前記リーク防止用バッファ回路のイネーブル
端子に接続した回路構成を有することを特徴とする請求
項１に記載の消費電力低減回路。 - 【請求項３】 前記小振幅バッファ回路は、クロックと
クロック停止信号の論理積を行うＡＮＤゲートの出力信
号をレベル変換して、前記小振幅バッファ回路および前
記リーク防止用バッファ回路の出力信号として出力する
回路構成を有することを特徴とする請求項２に記載の消
費電力低減回路。 - 【請求項４】 前記リーク防止用バッファ回路は、前記
クロック停止信号が”Ｌ”レベルのときに前記ＡＮＤゲ
ートの出力信号をそのまま前記小振幅バッファ回路およ
び前記リーク防止用バッファ回路の出力信号として出力
する回路構成を有することを特徴とする請求項３に記載
の消費電力低減回路。 - 【請求項５】 前記リーク防止用バッファ回路は、前記
クロック停止信号が”Ｈ”レベルのときに出力をハイイ
ンピーダンスにすることを特徴とする請求項４に記載の
消費電力低減回路。 - 【請求項６】 前記小振幅バッファ回路および前記リー
ク防止用バッファ回路の出力信号は、前記小振幅バッフ
ァ回路の出力信号と前記リーク防止用バッファ回路の出
力信号とのワイヤードＯＲとなっていることを特徴とす
る請求項５に記載の消費電力低減回路。 - 【請求項７】 前記小振幅バッファ回路および前記リー
ク防止用バッファ回路の出力信号がクロック入力端子に
接続され、データ入力信号がデータ入力端子に接続され
たＤフリップフロップを有することを特徴とする請求項
６に記載の消費電力低減回路。 - 【請求項８】 前記Ｄフリップフロップは、前記クロッ
ク入力端子の立ち上がりで前記データ入力端子を取り込
み、保持している値を常時、前記Ｄフリップフロップの
出力信号として出力端子から出力する回路構成を有する
ことを特徴とする請求項７に記載の消費電力低減回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314661A JP4558172B2 (ja) | 2000-10-16 | 2000-10-16 | 消費電力低減回路 |
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|---|---|---|---|
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|---|---|
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| US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
| US8701068B2 (en) | 2002-07-29 | 2014-04-15 | Synopsys, Inc. | Interconnection device in a multi-layer shielding mesh |
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| JP4558172B2 (ja) | 2010-10-06 |
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| A61 | First payment of annual fees (during grant procedure) |
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