JP2008028984A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 230000008054 signal transmission Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 33
- 230000008859 change Effects 0.000 claims description 17
- 238000011084 recovery Methods 0.000 claims description 14
- 230000032258 transport Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 20
- 230000007704 transition Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 5
- 230000001808 coupling effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
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Abstract
【解決手段】本発明の半導体装置は、信号の伝達のために配置されたノーマルラインと、該ノーマルラインに隣接して配置されたシールドラインと、電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部とを備える。
【選択図】図3
Description
A1、A2 ノーマルライン
VPP 高電圧
VBB 低電圧
VDD 電源電圧
VSS 接地電圧
M1〜M8 MOSトランジスタ
MP1〜MP7 PMOSトランジスタ
MN1〜MN7 NMOSトランジスタ
Claims (48)
- 信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。 - 前記レベルシフト回路が、
前記入力信号のレベルを、前記電源電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、
該ローレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項1に記載の半導体装置。 - 前記ローレベルシフタが、
一側が電源電圧供給端に接続され、前記入力信号をゲート入力とする第1PMOSトランジスタと、
前記入力信号を入力端を介して受信するインバータと、
一側が前記電源電圧供給端に接続され、前記インバータの出力をゲート入力とする第2PMOSトランジスタと、
一側が前記第1PMOSトランジスタの他側に接続され、ゲートが前記第2PMOSトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第1NMOSトランジスタと、
一側が前記第2PMOSトランジスタの他側に接続され、ゲートが前記第1PMOSトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第1NMOSトランジスタと
を備えることを特徴とする請求項2に記載の半導体装置。 - 前記ドライバが、
一側が前記電源電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第3PMOSトランジスタと、
一側が前記第3PMOSトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第3NMOSトランジスタと
を備えることを特徴とする請求項3に記載の半導体装置。 - 前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段を備えることを特徴とする請求項1に記載の半導体装置。 - 前記プルダウン手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるMOSトランジスタを備えることを特徴とする請求項5に記載の半導体装置。 - 前記低電圧が、
前記接地電圧よりも前記MOSトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項5に記載の半導体装置。 - 前記ノーマルラインが、
前記シールドラインの一側の隣接領域及び他側の隣接領域にそれぞれ配置されることを特徴とする請求項1に記載の半導体装置。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項1に記載の半導体装置。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CAS(Column Address Strobe)レイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODT(On die terminal)を制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項1に記載の半導体装置。 - 信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも高いレベルの高電圧レベルと前記接地電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。 - 前記レベルシフト回路が、
前記入力信号のレベルを、前記高電圧と前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、
該ハイレベルシフタによりレベルシフトされた信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項11に記載の半導体装置。 - 前記ハイレベルシフタが、
一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第1NMOSトランジスタと、
前記入力信号を入力端を介して受信するインバータと、
一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第2NMOSトランジスタと、
一側が前記第1NMOSトランジスタの他側に接続され、ゲートが前記第2NMOSトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第1PMOSトランジスタと、
一側が前記第2NMOSトランジスタの他側に接続され、ゲートが前記第1NMOSトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第2PMOSトランジスタと
を備えることを特徴とする請求項12に記載の半導体装置。 - 前記ドライバが、
一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第3PMOSトランジスタと、
一側が前記第3PMOSトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記接地電圧供給端に接続された第3NMOSトランジスタと
を備えることを特徴とする請求項13に記載の半導体装置。 - 前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段を備えることを特徴とする請求項11に記載の半導体装置。 - 前記プルアップ手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるMOSトランジスタを備えることを特徴とする請求項15に記載の半導体装置。 - 前記高電圧が、
前記電源電圧よりも前記MOSトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項16に記載の半導体装置。 - 前記ノーマルラインが、
前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする請求項11に記載の半導体装置。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項11に記載の半導体装置。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CASレイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODTを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項11に記載の半導体装置。 - 信号の伝達のために配置されたノーマルラインと、
該ノーマルラインに隣接して配置されたシールドラインと、
電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を受信し、前記電源電圧レベルよりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする出力信号にシフトし、前記シールドラインを介して出力するレベルシフト回路と、
前記シールドラインを介して伝達される信号を出力ノードに伝達する信号入力部と
を備えることを特徴とする半導体装置。 - 前記レベルシフト回路が、
前記入力信号のレベルを、前記高電圧レベルと前記接地電圧レベルとの間をスイングするようにレベルシフトするハイレベルシフタと、
該ハイレベルシフタから出力される出力信号のレベルを、前記高電圧レベルと前記低電圧レベルとの間をスイングするようにレベルシフトするローレベルシフタと、
該ローレベルシフタから出力される出力信号を用いて、前記シールドラインを介して駆動するドライバと
を備えることを特徴とする請求項21に記載の半導体装置。 - 前記ハイレベルシフタが、
一側が接地電圧供給端に接続され、前記入力信号をゲート入力とする第1NMOSトランジスタと、
前記入力信号を入力端を介して受信する第1インバータと、
一側が前記接地電圧供給端に接続され、前記インバータの出力をゲート入力とする第2NMOSトランジスタと、
一側が前記第1NMOSトランジスタの他側に接続され、ゲートが前記第2NMOSトランジスタの他側に接続され、他側が前記高電圧の供給される高電圧供給端に接続される第1PMOSトランジスタと、
一側が前記第2NMOSトランジスタの他側に接続され、ゲートが前記第1NMOSトランジスタの他側に接続され、他側が前記高電圧供給端に接続される第2PMOSトランジスタと
を備えることを特徴とする請求項22に記載の半導体装置。 - 前記ローレベルシフタが、
一側が前記高電圧供給端に接続され、前記入力信号をゲート入力とする第3PMOSトランジスタと、
前記入力信号を入力端を介して受信する第2インバータと、
一側が前記高電圧供給端に接続され、前記インバータの出力をゲート入力とする第4PMOSトランジスタと、
一側が前記第3PMOSトランジスタの他側に接続され、ゲートが前記第4PMOSトランジスタの他側に接続され、他側が前記低電圧の供給される低電圧供給端に接続される第3NMOSトランジスタと、
一側が前記第4PMOSトランジスタの他側に接続され、ゲートが前記第3PMOSトランジスタの他側に接続され、他側が前記低電圧供給端に接続される第4NMOSトランジスタと
を備えることを特徴とする請求項23に記載の半導体装置。 - 前記ドライバが、
一側が前記高電圧供給端に接続され、前記レベルシフタの出力をゲート入力とする第3PMOSトランジスタと、
一側が前記第3PMOSトランジスタの他側に接続され、前記レベルシフタの出力をゲート入力とし、他側が前記低電圧供給端に接続された第3NMOSトランジスタと
を備えることを特徴とする請求項23に記載の半導体装置。 - 前記信号入力部が、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルダウンするプルダウン手段と、
前記シールドラインを介して伝達される信号を用いて、前記出力ノードをプルアップするプルアップ手段と
を備えることを特徴とする請求項21に記載の半導体装置。 - 前記プルダウン手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記接地電圧供給端に接続されるNMOSトランジスタを備えることを特徴とする請求項26に記載の半導体装置。 - 前記プルアップ手段が、
一側が前記出力ノードに接続され、ゲートが前記シールドラインに接続され、他側が前記電源電圧供給端に接続されるPMOSトランジスタを備えることを特徴とする請求項27に記載の半導体装置。 - 前記低電圧が、
前記接地電圧よりも前記NMOSトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項28に記載の半導体装置。 - 前記高電圧が、
前記電源電圧よりも前記PMOSトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項29に記載の半導体装置。 - 前記ノーマルラインが、
前記シールドラインの一側の隣接領域と他側の隣接領域とにそれぞれ配置されることを特徴とする請求項21に記載の半導体装置。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項21に記載の半導体装置。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CASレイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODTを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項21に記載の半導体装置。 - 接地電圧レベルを保持する制御信号を生成するステップと、
該制御信号を用いて、シールドラインの電圧レベルを前記接地電圧よりも所定レベル低い低電圧レベルに駆動するステップと、
前記シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。 - 前記駆動するステップが、
前記制御信号の信号レベルを前記低電圧レベルにシフトするステップと、
前記シフト信号を用いて前記シールドラインを駆動するステップと
を含むことを特徴とする請求項34に記載の半導体装置の駆動方法。 - 前記低電圧が、
前記接地電圧よりも前記シールドラインの信号を受信するMOSトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項35に記載の半導体装置の駆動方法。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項34に記載の半導体装置の駆動方法。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CASレイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODTを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項34に記載の半導体装置の駆動方法。 - 電源電圧レベルを保持する制御信号を生成するステップと、
該制御信号を用いて、シールドラインの電圧レベルを前記電源電圧よりも所定レベル高い高電圧レベルに駆動するステップと、
前記シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。 - 前記駆動するステップが、
前記制御信号の信号レベルを前記高電圧レベルにシフトするステップと、
前記シフト信号を用いて前記シールドラインを駆動するステップと
を含むことを特徴とする請求項39に記載の半導体装置の駆動方法。 - 前記高電圧が、
前記電源電圧よりも前記シールドラインの信号を受信するMOSトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項40に記載の半導体装置の駆動方法。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項39に記載の半導体装置の駆動方法。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CASレイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODTを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項39に記載の半導体装置の駆動方法。 - 電源電圧レベルと接地電圧レベルとの間をスイングする入力信号を生成するステップと、
前記入力信号を用いて、前記電源電圧よりも所定レベル高い高電圧レベルと前記接地電圧レベルよりも所定レベル低い低電圧レベルとの間をスイングする駆動信号にレベルシフトするステップと、
前記駆動信号を用いてシールドラインを駆動するステップと、
該シールドラインの駆動された状態を用いて信号を伝達するステップと
を備えることを特徴とする半導体装置の駆動方法。 - 前記高電圧が、
前記電源電圧よりも前記シールドラインの信号を受信するNMOSトランジスタの閾値電圧以上のレベルだけ高いことを特徴とする請求項44に記載の半導体装置の駆動方法。 - 前記低電圧が、
前記接地電圧よりも前記シールドラインの信号を受信するPMOSトランジスタの閾値電圧以上のレベルだけ低いことを特徴とする請求項44に記載の半導体装置の駆動方法。 - 前記シールドラインが、
半導体装置の初期動作時にセットされ、ノーマル動作において、電圧レベルの変化がないラインであることを特徴とする請求項44に記載の半導体装置の駆動方法。 - 前記シールドラインを介して伝達される信号が、
半導体メモリ装置のバースト長を制御する信号、CASレイテンシを制御する信号、遅延固定ループのオン/オフを制御する制御信号、ODTを制御する制御信号、出力ドライバの駆動能力を決定する制御信号、ライトリカバリ時間を制御する制御信号、及びテストモードを制御する制御信号の少なくとも1つであることを特徴とする請求項44に記載の半導体装置の駆動方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060068123A KR100815177B1 (ko) | 2006-07-20 | 2006-07-20 | 반도체 장치 |
KR10-2006-0068123 | 2006-07-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008028984A true JP2008028984A (ja) | 2008-02-07 |
JP4914232B2 JP4914232B2 (ja) | 2012-04-11 |
Family
ID=39042277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007020147A Expired - Fee Related JP4914232B2 (ja) | 2006-07-20 | 2007-01-30 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7764106B2 (ja) |
JP (1) | JP4914232B2 (ja) |
KR (1) | KR100815177B1 (ja) |
CN (2) | CN101110258B (ja) |
TW (1) | TWI332260B (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100815177B1 (ko) * | 2006-07-20 | 2008-03-19 | 주식회사 하이닉스반도체 | 반도체 장치 |
CN102122949B (zh) * | 2011-03-10 | 2016-07-13 | 上海华虹宏力半导体制造有限公司 | 一种闪存电路 |
KR101919146B1 (ko) * | 2012-08-20 | 2018-11-15 | 에스케이하이닉스 주식회사 | 신호송신회로 |
KR102079630B1 (ko) | 2013-03-13 | 2020-04-07 | 삼성전자주식회사 | 지연동기회로를 가지는 동기 반도체 메모리 장치 및 파워 세이빙을 위한 지연동기회로 블록 구동 제어 방법 |
KR20180112460A (ko) * | 2017-04-04 | 2018-10-12 | 에스케이하이닉스 주식회사 | 반도체 장치 |
CN108667453B (zh) * | 2018-04-09 | 2021-08-31 | 上海集成电路研发中心有限公司 | 一种压摆率可调的低功耗驱动器电路 |
US10581420B2 (en) * | 2018-07-20 | 2020-03-03 | Nanya Technology Corporation | Semiconductor device |
JP2020102286A (ja) * | 2018-12-21 | 2020-07-02 | キオクシア株式会社 | 半導体記憶装置 |
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- 2006-12-29 TW TW095149900A patent/TWI332260B/zh not_active IP Right Cessation
- 2006-12-29 US US11/647,350 patent/US7764106B2/en not_active Expired - Fee Related
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- 2007-01-30 JP JP2007020147A patent/JP4914232B2/ja not_active Expired - Fee Related
- 2007-04-20 CN CN2007101008335A patent/CN101110258B/zh not_active Expired - Fee Related
- 2007-04-20 CN CN2012100119401A patent/CN102543155A/zh active Pending
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CN101110258B (zh) | 2012-02-15 |
TW200807691A (en) | 2008-02-01 |
CN102543155A (zh) | 2012-07-04 |
US20100244923A1 (en) | 2010-09-30 |
JP4914232B2 (ja) | 2012-04-11 |
KR20080008644A (ko) | 2008-01-24 |
US7764106B2 (en) | 2010-07-27 |
CN101110258A (zh) | 2008-01-23 |
US20080042724A1 (en) | 2008-02-21 |
KR100815177B1 (ko) | 2008-03-19 |
US7940109B2 (en) | 2011-05-10 |
TWI332260B (en) | 2010-10-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100112 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120113 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120120 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |