KR101919146B1 - 신호송신회로 - Google Patents

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Abstract

신호송신회로는 제1 지연신호 및 제1 선택신호에 응답하여 제1 구동신호를 생성하고, 제2 지연신호, 제2 선택신호 및 펄스신호에 응답하여 제2 구동신호를 생성하는 프리드라이버부; 및 상기 제1 및 제2 구동신호에 응답하여 전송신호를 구동하는 드라이버부를 포함하되, 상기 제1 지연신호는 입력신호가 입력되는 제1 시점 이후 제2 시점에서 인에이블되고, 상기 제2 지연신호는 상기 제2 시점 이후 제3 시점에서 인에이블되며, 상기 펄스신호는 상기 제1 시점에서 기설정된 지연구간만큼 경과된 제4 시점부터 인에이블된다.

Description

신호송신회로{SIGNAL TRANSMISSION CIRCUIT}
본 발명은 신호송신회로에 관한 것이다.
일반적으로 집적회로의 수신단 또는 송신단에는 전송채널의 특성 임피던스와 동일한 저항값을 가지는 터미네이션저항((termination resistor)이 연결된다. 터미네이션저항은 수신단 또는 송신단의 임피던스와 전송채널의 특성 임피던스를 매칭시켜, 전송채널을 통하여 전송되는 데이터를 포함하는 신호들의 반사를 억제한다.
CPU 및 그래픽메모리와 같이 파워 제약이 상대적으로 적은 집적회로에서는 수신단에 터미네이션저항을 연결하는 방식을 사용한다. 테미네이션저항이 수신단에 연결된 방식은 반사파를 효과적으로 제거할 수 있지만 DC 전류가 항상 소비되므로, 파워 제약이 많은 모바일기기 등의 집적회로에서는 사용하기 어렵다. 따라서, 모바기기 등의 집적회로에서는 송신단에 터미네이션 저항을 연결하는 방식을 사용한다.
송신단에 터미네이션저항을 연결하는 방식은 신호송신회로를 이용하여 구현된다. 좀 더 구체적으로, 집적회로의 송신단에 구비되어 전송채널을 통해 신호를 전송하는 신호송신회로를 구비하고, 신호송신회로의 구동저항값을 조절함으로써 전송채널의 특성 임피던스와 매칭 작업을 수행하게 된다. 신호송신회로는 전송채널을 통해 전송되는 신호를 구동하기 위한 다수의 구동부들을 포함한다. 신호송신회로의 구동저항값은 구동부들을 선택적으로 턴온시킴으로써 조절할 수 있다.
본 발명은 기설정된 구간동안 구동저항값을 감소시켜 전송신호의 슬루레이트(slew rate)를 증가시킴으로써, 전송신호의 신호신뢰성(signal integrity)을 향상시킨 신호송신회로를 제공하는데 목적이 있다.
이를 위해 본 발명은 제1 지연신호 및 제1 선택신호에 응답하여 제1 구동신호를 생성하고, 제2 지연신호, 제2 선택신호 및 펄스신호에 응답하여 제2 구동신호를 생성하는 프리드라이버부; 및 상기 제1 및 제2 구동신호에 응답하여 전송신호를 구동하는 드라이버부를 포함하되, 상기 제1 지연신호는 입력신호가 입력되는 제1 시점 이후 제2 시점에서 인에이블되고, 상기 제2 지연신호는 상기 제2 시점 이후 제3 시점에서 인에이블되며, 상기 펄스신호는 상기 제1 시점에서 기설정된 지연구간만큼 경과된 제4 시점부터 인에이블되는 신호송신회로를 포함한다.
또한, 본 발명은 선택신호가 인에이블된 상태에서 지연신호가 인에이블되는 경우 인에이블되는 구동신호를 생성하고, 상기 선택신호가 디스에이블된 상태에서 펄스신호가 디스에이블되고, 상기 지연신호가 인에이블되는 경우 인에이블되는 상기 구동신호를 생성하는 프리드라이버; 및 상기 구동신호에 응답하여 전송신호를 구동하는 드라이버를 포함하는 신호송신회로를 포함한다.
또한, 본 발명은 입력신호에 응답하여 전치신호 및 트리거신호를 생성하는 입력버퍼부; 상기 전치신호에 응답하여 펄스신호를 생성하고, 상기 트리거신호에 응답하여 제1 및 제2 지연신호를 생성하는 신호처리부; 상기 제1 지연신호 및 제1 선택신호에 응답하여 제1 구동신호를 생성하고, 상기 제2 지연신호, 제2 선택신호 및 상기 펄스신호에 응답하여 제2 구동신호를 생성하는 프리드라이버부; 및 상기 제1 및 제2 구동신호에 응답하여 전송신호를 구동하는 드라이버부를 포함하는 신호송신회로를 포함한다.
본 발명에 의하면 기설정된 구간동안 구동저항값을 감소시켜 전송신호의 슬루레이트(slew rate)를 증가시킴으로써, 전송신호의 신호신뢰성(signal integrity)을 향상시킬 수 있다.
도 1은 신호송신회로에서 출력되는 전송신호의 파형을 구동저항값 별로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 신호송신회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 신호송신회로에 포함된 제1 풀업프리드라이버부의 구성을 도시한 회로도이다.
도 4는 도 2에 도시된 신호송신회로에 포함된 제2 풀업프리드라이버부의 구성을 도시한 회로도이다.
도 5는 도 2에 도시된 신호송신회로에 포함된 제1 풀다운프리드라이버부의 구성을 도시한 회로도이다.
도 6은 도 2에 도시된 신호송신회로에 포함된 제2 풀다운프리드라이버부의 구성을 도시한 회로도이다.
도 7 및 도 8은 도 2에 도시된 신호송신회로의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 2에 도시된 신호송신회로에 포함된 제1 및 제2 풀업프리드라이버부와 제1 및 제2 풀다운프리드라이버의 동작을 구동저항값별로 정리한 표이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 신호송신회로에서 출력되는 전송신호의 파형을 구동저항값 별로 도시한 도면이다.
신호송신회로는 전송신호를 구동하여 전송채널을 통해 전송한다. 이때, 전송신호가 수신단에서 반사되어 왜곡이 발생하는 것을 방지하기 위해 신호송신회로는 구동저항값을 조절하여 전송채널의 특성 임피던스와 매칭시키게 된다. 도 1을 참고하면 신호송신회로의 구동저항값이 전송채널의 특성 임피던스와 매칭하는 경우 X1에서와 같이 정상적이 전송신호를 전송채널을 통해 전송할 수 있다. 그러나, 신호송신회로의 구동저항값이 작은 경우 X2와 같이 전송신호에 오버슈팅(over shooting)이 발생하고, 구동저항값이 큰 경우에는 X3와 같이 전송신호에 언더슈팅(under shooting)이 발생한다.
한편, 전송신호의 슬루레이트(slew rate)가 증가할수록 데이터아이(Data eye)가 커지므로, 신호신뢰성(signal integrity)을 확보할 수 있다. 따라서, 전송신호에 X2와 같은 오버슈팅(over shooting) 또는 X3와 같은 언더슈팅(under shooting)이 발생되지 않는 상황에서는 신호송신회로의 구동저항값을 감소시켜 전송신호의 슬루레이트(slew rate)를 증가시키는 것이 바람직하다.
도 2는 본 발명의 일 실시예에 따른 신호송신회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 신호송신회로는 입력버퍼부(1), 제1 신호처리부(2), 제2 신호처리부(3), 풀업프리드라이버부(4), 풀다운프리드라이버부(5), 풀업드라이버부(6) 및 풀다운드라이버부(7)로 구성된다.
입력버퍼부(1)는 풀업입력버퍼(11) 및 풀다운입력버퍼(12)로 구성된다. 풀업입력버퍼(11)는 제1 전치신호생성부(111) 및 제1 버퍼(112)로 구성된다. 풀다운입력버퍼(12)는 제2 전치신호생성부(121) 및 제2 버퍼(122)로 구성된다. 제1 전치신호생성부(111)는 제1 입력신호(INR)가 인에이블되는 시점에 동기하여 기설정된 펄스폭만큼 인에이블되는 제1 전치신호(PRE_UPB)를 생성한다. 제1 버퍼(112)는 제1 전치신호(PRE_UPB)를 반전버퍼링하여 제1 트리거신호(TRIG_UP)를 생성한다. 제2 전치신호생성부(121)는 제2 입력신호(INF)가 인에이블되는 시점에 동기하여 기설정된 펄스폭만큼 인에이블되는 제2 전치신호(PRE_DN)를 생성한다. 제2 버퍼(122)는 제2 전치신호(PRE_DN)를 반전버퍼링하여 제2 트리거신호(TRIG_DNB)를 생성한다. 제1 입력신호(INR)는 로직하이레벨의 전송신호(TS)를 출력하기 위해 인에이블되고, 제2 입력신호(INF)는 로직로우레벨의 전송신호(TS)를 출력하기 위해 인에이블된다.
제1 신호처리부(2)는 제1 지연부(21) 및 제1 펄스생성부(22)로 구성된다. 제1 지연부(21)는 제1 트리거신호(TRIG_UP)를 지연시켜 순차적으로 인에이블되는 제1 업지연신호(UP1) 및 제2 업지연신호(UP2)를 생성한다. 제1 펄스생성부(22)는 제1 전치신호(PRE_UPB)를 입력받아 제1 전치신호(PRE_UPB)가 인에이블되는 시점으로부터 기설정된 지연시간 이후에 기설정된 펄스폭을 갖도록 인에이블되는 제1 펄스신호(PUL1)를 생성한다. 제1 펄스신호(PUL1)는 제2 업지연신호(UP2)가 인에이블되는 시점보다 늦게 인에이블되도록 설정되는 것이 바람직하다. 또한, 제1 펄스신호(PUL1)는 제2 업지연신호(UP2)가 디스에이블되는 시점보다 늦게 디스에이블되도록 펄스폭이 설정되는 것이 바람직하다.
제2 신호처리부(3)는 제2 지연부(31) 및 제2 펄스생성부(32)로 구성된다. 제2 지연부(31)는 제2 트리거신호(TRIG_DNB)를 지연시켜 순차적으로 인에이블되는 제1 다운지연신호(DNB1) 및 제2 다운지연신호(DNB2)를 생성한다. 제2 펄스생성부(32)는 제2 전치신호(PRE_DN)를 입력받아, 제2 전치신호(PRE_DN)가 인에이블되는 시점으로부터 기설정된 지연시간 이후에 기설정된 펄스폭을 갖도록 인에이블되는 제2 펄스신호(PUL2)를 생성한다. 제2 펄스신호(PUL2)는 제2 다운지연신호(DNB2)가 인에이블되는 시점보다 늦게 인에이블되도록 설정되는 것이 바람직하다. 또한, 제2 펄스신호(PUL2)는 제2 다운지연신호(DNB2)가 디스에이블되는 시점보다 늦게 디스에이블되도록 펄스폭이 설정되는 것이 바람직하다.
풀업프리드라이버부(4)는 제1 풀업프리드라이버(41) 및 제2 풀업프리드라이버(42)로 구성된다. 제1 풀업프리드라이버(41)는 제1 선택신호(SEL1)가 인에이블된 상태에서 제1 업지연신호(UP1)가 인에이블되는 경우 인에이블되는 제1 풀업구동신호(PUB1)를 생성한다. 제2 풀업프리드라이버(42)는 제2 선택신호(SEL2)가 디스에이블(로직 "L")되고 제1 펄스신호(PUL1)가 디스에이블(로직 "H")된 상태에서 제2 업지연신호(UP2)가 인에이블(로직"H")되는 경우 인에이블(로직 "L")되는 제2 풀업구동신호(PUB2)를 생성한다. 또한, 제2 풀업프리드라이버(42)는 제2 선택신호(SEL2)가 디스에이블(로직 "L")되고 제2 업지연신호(UP2)가 인에이블(로직 "H")된 상태에서 제1 펄스신호(PUL1)가 인에이블(로직 "L")되는 경우 디스에이블(로직 "H")되는 제2 풀업구동신호(PUB2)를 생성한다. 상기 제1 및 제2 선택신호들(SEL1, SEL2)은 모드레지스터 세팅에 의해 설정될 수 있다.
풀다운프리드라이버부(5)는 제1 풀다운프리드라이버(51) 및 제2 풀다운프리드라이버(52)로 구성된다. 제1 풀다운프리드라이버(51)는 제1 선택신호(SEL1)가 인에이블된 상태에서 제1 다운지연신호(DNB1)가 인에이블되는 경우 인에이블되는 제1 풀다운구동신호(PD1)를 생성한다. 제2 풀다운프리드라이버(52)는 제2 선택신호(SEL2)가 디스에이블되고 제2 펄스신호(PUL2)가 디스에이블된 상태에서 제2 다운지연신호(DNB2)가 인에이블되는 경우 인에이블되는 제2 풀다운구동신호(PD2)를 생성한다. 또한, 제2 풀다운프리드라이버(52)는 제2 선택신호(SEL2)가 디스에이블되고 제2 다운지연신호(DNB2)가 인에이블된 상태에서 제2 펄스신호(PUL2)가 인에이블되는 경우 인에이블되는 제2 풀다운구동신호(PD2)를 생성한다.
풀업드라이버부(6)는 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)로 구성된다. 제1 풀업드라이버(61)는 제1 풀업구동신호(PUB1)가 인에이블되는 경우 전송신호(TS)를 풀업구동한다. 제2 풀업드라이버(62)는 제2 풀업구동신호(PUB2) 가 인에이블되는 경우 전송신호(TS)를 풀업구동한다. 본 실시예에서 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)의 턴온 저항값은 동일하게 설정되어 동일한 구동력으로 전송신호(TS)를 풀업구동한다. 실시예에 따라서 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)의 턴온 저항값을 다르게 설정할 수도 있다.
풀다운드라이버부(7)는 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)로 구성된다. 제1 풀다운드라이버(71)는 제1 풀다운구동신호(PD1)가 인에이블되는 경우 전송신호(TS)를 풀다운구동한다. 제2 풀다운드라이버(72)는 제2 풀다운구동신호(PD2)가 인에이블되는 경우 전송신호(TS)를 풀다운구동한다. 본 실시예에서 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)의 턴온 저항값은 동일하게 설정되어 동일한 구동력으로 전송신호(TS)를 풀다운구동한다. 실시예에 따라서 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)의 턴온 저항값을 다르게 설정할 수도 있다.
도 3은 제1 풀업프리드라이버(41)의 구성을 도시한 블럭도이다.
도 3에 도시된 바와 같이, 제1 풀업프리드라이버(41)는 제1 풀다운인에이블신호생성부(411) 및 제1 풀업구동신호생성부(412)로 구성된다. 제1 풀다운인에이블신호생성부(411)는 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된 상태에서 로직하이레벨로 인에이블되는 제1 풀다운인에이블신호(NEN1)를 생성한다. 여기서, 제1 캘리브레이션신호(PCAL_SELB)는 임피던스 교정 동작을 수행하는 경우 로직로우레벨로 인에이블된다. 본 실시예에서 제1 캘리브레이션신호(PCAL_SELB)는 로직로우레벨로 인에이블된 상태를 유지하는 것이 바람직하다. 제1 풀업구동신호생성부(412)는 제1 풀다운인에이블신호(NEN1)가 로직하이레벨로 인에이블된 상태에서 제1 업지연신호(UP1)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제1 풀업구동신호(PUB1)를 생성한다.
도 4는 제2 풀업프리드라이버(42)의 구성을 도시한 블럭도이다.
도 4에 도시된 바와 같이, 제2 풀업프리드라이버(42)는 제2 풀다운인에이블신호생성부(421) 및 제2 풀업구동신호생성부(422)로 구성된다. 제2 풀다운인에이블신호생성부(421)는 제2 선택신호(SEL2)가 로직하이레벨로 인에이블된 상태거나 제1 펄스신호(PUL1)가 로직하이레벨로 디스에이블된 상태에서 로직하이레벨로 인에이블되는 제2 풀다운인에이블신호(NEN2)를 생성한다. 제2 풀업구동신호생성부(422)는 제2 풀다운인에이블신호(NEN2)가 로직하이레벨로 인에이블된 상태에서 제2 업지연신호(UP2)가 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제2 풀업구동신호(PUB2)를 생성한다.
도 5는 제1 풀다운프리드라이버(51)의 구성을 도시한 블럭도이다.
도 5에 도시된 바와 같이, 제1 풀다운프리드라이버(51)는 제1 풀업인에이블신호생성부(511) 및 제1 풀다운구동신호생성부(512)로 구성된다. 제1 풀업인에이블신호생성부(511)는 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된 상태에서 로직로우레벨로 인에이블되는 제1 풀업인에이블신호(PENB1)를 생성한다. 여기서, 제2 캘리브레이션신호(NCAL_SEL)는 임피던스 교정 동작을 수행하는 경우 로직하이레벨로 인에이블된다. 본 실시예에서 제2 캘리브레이션신호(NCAL_SEL)는 로직하이레벨로 인에이블된 상태를 유지하는 것이 바람직하다. 제1 풀다운구동신호생성부(512)는 제1 풀업인에이블신호(PENB1)가 로직로우레벨로 인에이블된 상태에서 제1 다운지연신호(DNB1)가 로직로우레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제1 풀다운구동신호(PD1)를 생성한다.
도 6은 제2 풀다운프리드라이버(52)의 구성을 도시한 블럭도이다.
도 6에 도시된 바와 같이, 제2 풀다운프리드라이버(52)는 제2 풀업인에이블신호생성부(521) 및 제2 풀다운구동신호생성부(522)로 구성된다. 제2 풀업인에이블신호생성부(521)는 제2 선택신호(SEL2)가 로직하이레벨로 인에이블된 상태이거나 제2 펄스신호(PUL2)가 로직로우레벨로 디스에이블된 상태에서 로직로우레벨로 인에이블되는 제2 풀업인에이블신호(PENB2)를 생성한다. 제2 풀다운구동신호생성부(522)는 제2 풀업인에이블신호(PENB2)가 로직로우레벨로 인에이블된 상태에서 제2 다운지연신호(DNB2)가 로직로우레벨로 인에이블되는 경우 로직하이레벨로 인에이블되는 제2 풀다운구동신호(PD2)를 생성한다.
본 실시예에 따른 신호송신회로의 동작을 살펴보되, 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)가 모두 로직하이레벨로 인에이블되도록 설정된 경우를 가정하여 살펴보면 다음과 같다.
제1 선택신호(SEL1)가 로직하이레벨로 인에이블된 상태에서 제1 풀업프리드라이버(41)는 제1 업지연신호(UP1)가 인에이블되는 시점에 동기하여 인에이블되는 제1 풀업구동신호(PUB1)를 생성한다. 또한, 제1 풀다운프리드라이버(51)는 제1 다운지연신호(DNB1)가 인에이블되는 시점에 동기하여 인에이블되는 제1 풀다운구동신호(PD1)를 생성한다.
제2 선택신호(SEL2)가 로직하이레벨로 인에이블된 상태에서 제2 풀업프리드라이버(42)는 제2 업지연신호(UP2)가 인에이블되는 시점에 동기하여 인에이블되는 제2 풀업구동신호(PUB2)를 생성한다. 또한, 제2 풀다운프리드라이버(52)는 제2 다운지연신호(DNB2)가 인에이블되는 시점에 동기하여 인에이블되는 제2 풀다운구동신호(PD2)를 생성한다.
제1 풀업구동신호(PUB1) 및 제2 풀업구동신호(PUB2)가 모두 인에이블되므로, 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)가 모두 턴온되어 전송신호(TS)를 풀업구동한다. 또한, 제1 풀다운구동신호(PD1) 및 제2 풀다운구동신호(PD2)가 모두 인에이블되므로, 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)가 모두 턴온되어 전송신호(TS)를 풀다운구동한다. 제1 풀업드라이버(61), 제2 풀업드라이버(62), 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)가 모두 턴온된 상태에서 신호송신회로의 구동저항값은 가장 작게 설정된다.
도 7 및 도 8을 참고하여, 제1 선택신호(SEL1)는 로직하이레벨로 인에이블되고, 제2 선택신호(SEL2)는 로직로우레벨로 디스에이블 상태로 설정된 경우 본 실시예에 따른 신호송신회로의 동작을 구체적으로 살펴보면 다음과 같다.
도 7을 참고하면 제1 입력신호(INR)가 인에이블되는 시점에 동기하여 제1 전치신호(PRE_UPB)가 t11~t15의 펄스폭을 갖고 생성되면 제1 업지연신호(UP1)는 t12~t16 구간동안 로직하이레벨로 인에이블되고, 제2 업지연신호(UP2)는 t13~t17 구간동안 로직하이레벨로 인에이블된다. 제1 펄스신호(PUL1)는 제1 전치신호(PRE_UPB)를 반전버퍼링하여 생성된 제1 트리거신호(TRIG_UP)의 인에이블시점인 t11보다 기설정된 제1 지연구간(td1)만큼 지연된 시점 t14부터 t18까지 로직로우레벨로 인에이블된다. 제1 펄스신호(PUL1)가 디스에이블되는 시점 t18은 제2 업지연신호(UP2)가 로직로우레벨로 디스에이블되는 시점 t17보다 늦게 설정되는 것이 바람직한다. 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된 상태에서 제1 풀업프리드라이버(41)는 t12~t16 구간에서 로직하이레벨로 인에이블되는 제1 업지연신호(UP1)에 의해 t12~t16 구간에서 로직로우레벨로 인에이블되는 제1 풀업구동신호(PUB1)를 생성한다. 한편, 제2 선택신호(SEL2)가 로직로우레벨로 디스에이블된 상태에서 제2 풀업프리드라이버(42)는 제1 펄스신호(PUL1)가 로직하이레벨로 디스에이블되고, 제2 업지연신호(UP2)가 로직하이레벨로 인에이블되는 t13~t14 구간에서 로직로우레벨로 인에이블되는 제2 풀업구동신호(PUB2)를 생성한다. 제1 풀업드라이버(61)는 t12~t16 구간에서 로직로우레벨로 인에이블되는 제1 풀업구동신호(PUB1)에 의해 t12~t16 구간에서 턴온된다. 제2 풀업드라이버(62)는 t13~t14 구간에서 로직로우레벨로 인에이블되는 제2 풀업구동신호(PUB2)에 의해 t13~t14 구간에서 턴온된다. 따라서, t13~t14 구간에서는 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)가 모두 턴온되어 신호송신회로의 구동저항값이 감소한다.
도 8을 참고하면 제2 입력신호(INF)가 인에이블되는 시점에 동기하여 제2 전치신호(PRE_DN)가 t21~t25의 펄스폭을 갖고 생성되면 제1 다운지연신호(DNB1)는 t22~t26 구간동안 로직로우레벨로 인에이블되고, 제2 다운지연신호(DNB2)는 t23~t27 구간동안 로직로우레벨로 인에이블된다. 제2 펄스신호(PUL2)는 제2 전치신호(PRE_DN)를 반전버퍼링하여 생성된 제2 트리거신호(TRIG_DNB)의 인에이블시점인 t21보다 기설정된 제2 지연구간(td2)만큼 지연된 시점 t24부터 t28까지 로직하이레벨로 인에이블된다. 제2 펄스신호(PUL2)가 디스에이블되는 시점 t28은 제2 다운지연신호(DNB2)가 로직하이우레벨로 디스에이블되는 시점 t27보다 늦게 설정되는 것이 바람직한다. 제1 선택신호(SEL1)가 로직하이레벨로 인에이블된 상태에서 제1 풀다운프리드라이버(51)는 t22~t26 구간에서 로직로우레벨로 인에이블되는 제1 다운지연신호(DNB1)에 의해 t22~t26 구간에서 로직하이레벨로 인에이블되는 제1 풀다운구동신호(PD1)를 생성한다. 한편, 제2 선택신호(SEL2)가 로직로우레벨로 디스에이블된 상태에서 제2 풀다운프리드라이버(52)는 제2 펄스신호(PUL2)가 로직로우레벨로 디스에이블되고, 제2 다운지연신호(DNB2)가 로직로우레벨로 인에이블되는 t23~t24 구간에서 로직하이레벨로 인에이블되는 제2 풀다운구동신호(PD2)를 생성한다. 제1 풀다운드라이버(71)는 t22~t26 구간에서 로직하이레벨로 인에이블되는 제1 풀다운구동신호(PD1)에 의해 t22~t26 구간에서 턴온된다. 제2 풀다운드라이버(72)는 t23~t24 구간에서 로직하이레벨로 인에이블되는 제2 풀다운구동신호(PD2)에 의해 t23~t24 구간에서 턴온된다. 따라서, t23~t24 구간에서는 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)가 모두 턴온되어 신호송신회로의 구동저항값이 감소한다.
앞서 살펴본 바와 같이, 제2 선택신호(SEL2)가 로직로우레벨로 디스에이블되더라도 t13~t14 구간에서는 제1 풀업드라이버(61) 및 제2 풀업드라이버(62)가 모두 턴온되고, t23~t24 구간에서는 제1 풀다운드라이버(71) 및 제2 풀다운드라이버(72)가 모두 턴온된다. 따라서, 본 실시예의 신호송신회로는 제2 선택신호(SEL2)가 로직로우레벨로 디스에이블된 상태에서도 일정 구간동안 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)가 모두 로직하이레벨로 인에이블된 상태와 동일하게 구동저항값을 감소시킨다. 즉, 도 9에 도시된 바와 같이, 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)가 모두 로직하이레벨로 인에이블된 상태에서 신호송신회로의 구동저항값이 R/2인 경우 제2 선택신호(SEL2)가 로직로우레벨로 디스에이블되면 신호송신회로의 구동저항값이 R로 설정되지만 일정구간동안에는 R/2인 상태로 유지된다. 이와 같이, 본 실시예에 따른 신호송신회로는 일정 구간동안 제1 선택신호(SEL1) 및 제2 선택신호(SEL2)에 의해 설정되는 구동저항값보다 작은 구동저항값을 갖는 구간을 구비하여 전송신호(TS)를 구동하는 구동력을 증가시킬 수 있다. 따라서, 전송신호(TS)의 슬루레이트(slew rate)가 증가되어 신호신뢰성(signal integrity)이 향상된다.
1: 입력버퍼부 2: 제1 신호처리부
3: 제2 신호처리부 4: 풀업프리드라이버부
5: 풀다운프리드라이버부 6: 풀업드라이버부
7: 풀다운드라이버부 11: 풀업입력버퍼
12: 풀다운입력버퍼 111: 제1 전치신호생성부
112: 제1 버퍼 21: 제1 지연부
22: 제1 펄스생성부 31: 제2 지연부
32: 제2 펄스생성부 41: 제1 풀업프리드라이버
42: 제2 풀업프리드라이버 51: 제1 풀다운프리드라이버
52: 제2 풀다운프리드라이버 61: 제1 풀업드라이버
62: 제2 풀업드라이버 71: 제1 풀다운드라이버
72: 제2 풀다운드라이버

Claims (24)

  1. 제1 지연신호 및 제1 선택신호에 응답하여 제1 구동신호를 생성하고, 제2 지연신호, 제2 선택신호 및 펄스신호에 응답하여 제2 구동신호를 생성하는 프리드라이버부; 및
    상기 제1 및 제2 구동신호에 응답하여 전송신호를 출력하는 드라이버부를 포함하되, 상기 제1 지연신호는 입력신호가 입력되는 제1 시점 이후 제2 시점에서 인에이블되고, 상기 제2 지연신호는 상기 제2 시점 이후 제3 시점에서 인에이블되며, 상기 펄스신호는 상기 제1 시점에서 기설정된 지연구간만큼 경과된 제4 시점부터 인에이블되되, 상기 제4 시점은 상기 제3 시점보다 늦은 신호송신회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제1 및 제2 선택신호는 모드레지스터 세팅에 의해 설정되는 신호송신회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 제2 선택신호가 디스에이블되는 경우 상기 제2 구동신호는 상기 제3 시점부터 상기 제4 시점까지 인에이블되는 신호송신회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 드라이버부는
    상기 제1 구동신호가 인에이블되는 경우 상기 전송신호를 출력하는 제1 드라이버; 및
    상기 제2 구동신호가 인에이블되는 경우 상기 전송신호를 출력하는 제2 드라이버를 포함하는 신호송신회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 프리드라이버부는
    상기 제1 지연신호 및 상기 제1 선택신호에 응답하여 상기 제1 구동신호를 생성하는 제1 프리드라이버; 및
    상기 제2 지연신호, 상기 제2 선택신호 및 상기 펄스신호에 응답하여 제2 구동신호를 생성하는 제2 프리드라이버를 포함하는 신호송신회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제1 구동신호는 상기 제1 선택신호가 인에이블된 상태에서 상기 제1 지연신호가 인에이블되는 경우 인에이블되는 신호송신회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 제1 프리드라이버는
    상기 제1 선택신호에 응답하여 제1 인에이블신호를 생성하는 제1 인에이블신호생성부; 및
    상기 제1 인에이블신호 및 상기 제1 지연신호에 응답하여 상기 제1 구동신호를 생성하는 제1 구동신호생성부를 포함하는 신호송신회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 제2 구동신호는 상기 제2 선택신호가 인에이블된 상태에서 상기 제2 지연신호가 인에이블되거나, 상기 제2 선택신호가 디스에이블된 상태에서 상기 펄스신호가 디스에이블되고, 상기 제2 지연신호가 인에이블되는 경우 인에이블되는 신호송신회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 제2 프리드라이버는
    상기 제2 선택신호 및 상기 펄스신호에 응답하여 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
    상기 제2 인에이블신호 및 상기 제2 지연신호에 응답하여 상기 제2 구동신호를 생성하는 제2 구동신호생성부를 포함하는 신호송신회로.
  10. 선택신호가 인에이블된 상태에서 지연신호가 인에이블되는 경우 또는 상기 선택신호가 디스에이블된 상태에서 펄스신호가 디스에이블되고 상기 지연신호가 인에이블되는 경우 인에이블되는 구동신호를 생성하는 프리드라이버; 및
    상기 구동신호에 응답하여 전송신호를 출력하는 드라이버를 포함하되, 상기 프리드라이버는 상기 선택신호 및 상기 펄스신호에 응답하여 인에이블신호를 생성하는 인에이블신호생성부 및 상기 인에이블신호 및 상기 지연신호에 응답하여 상기 구동신호를 생성하는 구동신호생성부를 포함하는 신호송신회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 선택신호는 모드레지스터 세팅에 의해 설정되는 신호송신회로.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 지연신호는 입력신호가 입력되는 제1 시점 이후 제2 시점에서 인에이블되고, 상기 펄스신호는 상기 제1 시점에서 기설정된 지연구간만큼 경과된 제3 시점부터 인에이블되는 신호송신회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 구동신호는 상기 선택신호가 디스에이블된 상태에서 상기 제2 시점부터 상기 제3 시점까지 인에이블되는 신호송신회로.
  15. 입력신호에 응답하여 전치신호 및 트리거신호를 생성하는 입력버퍼부;
    상기 전치신호에 응답하여 펄스신호를 생성하고, 상기 트리거신호에 응답하여 제1 및 제2 지연신호를 생성하는 신호처리부;
    상기 제1 지연신호 및 제1 선택신호에 응답하여 제1 구동신호를 생성하고, 상기 제2 지연신호, 제2 선택신호 및 상기 펄스신호에 응답하여 제2 구동신호를 생성하는 프리드라이버부; 및
    상기 제1 및 제2 구동신호에 응답하여 전송신호를 출력하는 드라이버부를 포함하는 신호송신회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 트리거신호 및 상기 전치신호는 상기 입력신호가 인에이블되는 제1 시점에 동기하여 인에이블되고, 상기 트리거신호는 상기 전치신호를 버퍼링하여 생성되는 신호송신회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 신호처리부는
    상기 트리거신호를 지연시켜 상기 제1 시점 이후 제2 시점에서 인에이블되는 제1 지연신호와 상기 제2 시점 이후 제3 시점에서 인에이블되는 제2 지연신호를 생성하는 지연부; 및
    상기 전치신호에 응답하여 상기 제 1 시점에서 기설정된 지연구간만큼 경과된 제4 시점부터 인에이블되는 상기 펄스신호를 생성하는 펄스생성부를 포함하되, 상기 제4 시점은 상기 제3 시점보다 늦은 신호송신회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 제2 선택신호가 디스에이블되는 경우 상기 제2 구동신호는 상기 제3 시점부터 상기 제4 시점까지 인에이블되는 신호송신회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 프리드라이버부는
    상기 제1 지연신호 및 상기 제1 선택신호에 응답하여 상기 제1 구동신호를 생성하는 제1 프리드라이버; 및
    상기 제2 지연신호, 상기 제2 선택신호 및 상기 펄스신호에 응답하여 상기 제2 구동신호를 생성하는 제2 프리드라이버를 포함하는 신호송신회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제1 구동신호는 상기 제1 선택신호가 인에이블된 상태에서 상기 제1 지연신호가 인에이블되는 경우 인에이블되는 신호송신회로.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 20 항에 있어서, 상기 제1 프리드라이버는
    상기 제1 선택신호에 응답하여 제1 인에이블신호를 생성하는 제1 인에이블신호생성부; 및
    상기 제1 인에이블신호 및 상기 제1 지연신호에 응답하여 상기 제1 구동신호를 생성하는 제1 구동신호생성부를 포함하는 신호송신회로.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 제2 구동신호는 상기 제2 선택신호가 인에이블된 상태에서 상기 제2 지연신호가 인에이블되거나, 상기 제2 선택신호가 디스에이블된 상태에서 상기 펄스신호가 디스에이블되고, 상기 제2 지연신호가 인에이블되는 경우 인에이블되는 신호송신회로.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서, 상기 제2 프리드라이버는
    상기 제2 선택신호 및 상기 펄스신호에 응답하여 제2 인에이블신호를 생성하는 제2 인에이블신호생성부; 및
    상기 제2 인에이블신호 및 상기 제2 지연신호에 응답하여 상기 제2 구동신호를 생성하는 제2 구동신호생성부를 포함하는 신호송신회로.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 드라이버부는
    상기 제1 구동신호가 인에이블되는 경우 상기 전송신호를 출력하는 제1 드라이버; 및
    상기 제2 구동신호가 인에이블되는 경우 상기 전송신호를 출력하는 제2 드라이버를 포함하는 신호송신회로.
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