KR102021336B1 - 반도체 장치 및 그 동작방법 - Google Patents

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Abstract

저전력 인터페이스 환경에서 동작하는 반도체 장치에서도 안정적으로 데이터 아이(data eye)를 확보할 수 있는 데이터 출력회로에 관한 것으로서, 입력신호에 응답하여 출력노드를 구동하되, 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 구동부, 및 구동력 조절코드에 응답하여 출력노드에 실린 신호의 슬루율을 조절하는 슬루율 조절부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHODE FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 저전력 인터페이스 환경에서 동작하는 데이터 출력회로에 관한 것이다.
일반적으로 저전력 환경에서 동작하도록 설계되어진 반도체 장치의 데이터 출력회로는 파워를 적게 소모하는 것이 필수 요소이며, 이로 인해, 출력되는 데이터의 신호 무결성을 확보하기 쉽지 않다.
예컨대, 메인 메모리나 그래픽용 디램과 같이 파워 사용에 대한 제약이 존재하지 않는 시스템 환경에서 동작하도록 설계된 반도체 장치의 데이터 출력회로에는, 신호 송수신시 반사파 억제를 위해 데이터 출력단의 끝 쪽에 ODT(On Die Termination)와 같은 터미네이션 회로를 포함시켜 출력되는 데이터의 신호 무결성을 확보한다. 하지만, 이와 같은 방식은 반사파를 효과적으로 제거할 수 있다는 이점은 있지만 터미네이션 저항에 의하여 DC전류를 항상 소비하는 문제점이 있으며, 이와 같은 문제점으로 인해 저전력 환경에서 동작해야 하는 모바일 시스템의 반도체 장치에는 적용할 수 없다.
도 1은 종래기술에 따른 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램이다.
도 1을 참조하면, 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로는, 풀 업 동작부(100), 및 풀 다운 동작부(120)를 구비한다.
풀 업 동작부(100)는, 입력신호(IN_SIG)가 로직'하이'(High)가 되는 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동한다.
풀 다운 동작부(120)는, 입력신호(IN_SIG)가 로직'로우'(Low)가 되는 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동한다.
풀 업 동작부(100)는, 다수의 풀 업 구동부(104, 105, 106, 107)를 포함한다. 이때, 다수의 풀 업 구동부(104, 105, 106, 107)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어된다. 참고로, 도면에서는 설명의 편의를 위해 다수의 풀 업 구동부(104, 105, 106, 107)에 제1 풀 업 구동부(104)와, 제2 풀 업 구동부(105)와, 제3 풀 업 구동부(106), 및 제4 풀 업 구동부(107)가 포함되는 구성으로 예시하였지만, 실제로는 다수의 풀 업 구동부(104, 105, 106, 107)에 더 많거나 더 적은 개수의 풀 업 구동부가 포함되는 구성일 수 있다. 또한, 구동력 조절코드(SR_CTRL<1:4>)도 4비트로 이루어진 신호인 것으로 예시되었지만, 실제로는 더 많거나 더 적은 비트로 이루어진 신호일 수 있다.
풀 다운 동작부(120)는, 다수의 풀 다운 구동부(124, 125, 126, 127)를 포함한다. 이때, 다수의 풀 다운 구동부(124, 125, 126, 127)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어된다. 참고로, 도면에서는 설명의 편의를 위해 다수의 풀 다운 구동부(124, 125, 126, 127)에 제1 풀 다운 구동부(124)와, 제2 풀 다운 구동부(125)와, 제3 풀 다운 구동부(126), 및 제4 풀 다운 구동부(127)가 포함되는 구성으로 예시하였지만, 실제로는 다수의 풀 다운 구동부(124, 125, 126, 127)에 더 많거나 더 적은 개수의 풀 다운 구동부가 포함되는 구성일 수 있다. 또한, 구동력 조절코드(SR_CTRL<1:4>)도 4비트로 이루어진 신호인 것으로 예시되었지만, 실제로는 더 많거나 더 적은 비트로 이루어진 신호일 수 있다.
전술한 구성에서와 같이 풀 업 동작부(100)에 다수의 풀 업 구동부(104, 105, 106, 107)가 포함되고, 풀 다운 동작부(120)에 다수의 풀 다운 구동부(124, 125, 126, 127)가 포함되는 이유는, 종래기술에 따른 반도체 장치가 저전력 환경에서 동작하는 반도체 장치이기 때문에 ODT와 같은 별도의 터미네이션 조절회로가 포함될 수 없기 때문이다. 즉, ODT와 같은 별도의 터미네이션 조절회로를 통해 출력노드(DQ)의 임피던스 매칭을 조절하는 대신 출력 드라이버의 구동력을 조절하는 방법을 통해 출력노드(DQ)의 임피던스 매칭을 조절하기 때문이다. 이때, 풀 업 동작부(100) 및 풀 다운 동작부(120)의 구동력을 제어하는 방식은 하기에서 예시하는 바와 같이 구동력 조절코드(SR_CTRL<1:4>)의 값을 조절하는 방식이 사용된다. 또한, 구동력 조절코드(SR_CTRL<1:4>)의 값은 메모리 레지스터 셋(Memory Register set : MRS)과 같은 반도체 장치 내부의 동작 설정 회로 또는 반도체 장치 외부에서 입력받는 방식 등을 통해 설계자에 의해 미리 정의될 수 있다.
예컨대, 다수의 풀 업 구동부(104, 105, 106, 107)에 포함된 제1 내지 제4 풀 업 구동부(104, 105, 106, 107)가 각각 '120옴'의 저항 값을 가지고 있다고 하면, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 비트(SR_CTRL<1>)만 활성화되고 제2 내지 제4 비트(SR_CTRL<2:4>)는 비활성화되어 제1 풀 업 구동부(104)만 동작하고 제2 내지 제4 풀 업 구동부(105, 106, 107)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '120옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 및 제2 비트(SR_CTRL<1:2>)만 활성화되고 제3 및 제4 비트(SR_CTRL<3:4>)는 비활성화되어 제1 풀 업 구동부(104)와 제2 풀 업 구동부(105)만 동작하고 제3 풀 업 구동부(106)와 제4 풀 업 구동부(107)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '60옴'이 되며, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 내지 제3 비트(SR_CTRL<1:3>)만 활성화되고 제4 비트(SR_CTRL<4>)는 비활성화되어 제1 내지 제3 풀 업 구동부(104, 105, 106)는 동작하고 제4 풀 업 구동부(107)는 동작하지 않을 때 출력노드(DQ)의 저항값은'40옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>)의 모든 비트가 활성화되어 제1 내지 제4 풀 업 구동부(104, 105, 106, 107)가 모두 동작할 때 출력노드(DQ)의 저항값은 '30옴'이 된다.
마찬가지로, 다수의 풀 다운 구동부(124, 125, 126, 127)에 포함된 제1 내지 제4 풀 다운 구동부(124, 125, 126, 127)가 각각 '120옴'의 저항 값을 가지고 있다고 하면, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 비트(SR_CTRL<1>)만 활성화되고 제2 내지 제4 비트(SR_CTRL<2:4>)는 비활성화되어 제1 풀 다운 구동부(124)만 동작하고 제2 내지 제4 풀 다운 구동부(125, 126, 127)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '120옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 및 제2 비트(SR_CTRL<1:2>)만 활성화되고 제3 및 제4 비트(SR_CTRL<3:4>)는 비활성화되어 제1 풀 다운 구동부(124)와 제2 풀 다운 구동부(125)만 동작하고 제3 풀 다운 구동부(126)와 제4 풀 다운 구동부(127)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '60옴'이 되며, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 내지 제3 비트(SR_CTRL<1:3>)만 활성화되고 제4 비트(SR_CTRL<4>)는 비활성화되어 제1 내지 제3 풀 다운 구동부(124, 125, 126)는 동작하고 제4 풀 다운 구동부(127)는 동작하지 않을 때 출력노드(DQ)의 저항값은'40옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>)의 모든 비트가 활성화되어 제1 내지 제4 풀 다운 구동부(124, 125, 126, 127)가 모두 동작할 때 출력노드(DQ)의 저항값은 '30옴'이 된다.
그런데, 전술한 종래기술의 반도체 장치에서와 같이 출력 드라이버의 구동력을 조절하는 방식으로 출력노드(DQ)의 임피던스 매칭을 조절하게 되면 출력되는 신호의 신호간 간섭(Inter-Symbol Interference: ISI)에 의해 슬롭(slope)이 눕게 되어 데이터 아이(data eye)가 좁아지거나 심지어는 데이터 아이(data eye)가 닫혀 버리는 문제점이 발생할 수 있다.
도 2는 도 1에 도시된 종래기술에 따른 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로에서 출력되는 신호가 신호간 간섭(ISI)에 의해 발생하는 문제점을 설명하기 위해 도시한 파형도이다.
도 2를 참조하면, 종래기술에 따른 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로에서 임피던스 매칭을 위한 출력노드(DQ)의 저항이 작으면 작을수록 신호간 간섭(ISI)이 적게 발생하여 슬롭(slope)이 상대적으로 높은 상태를 유지하며, 그로 인해 데이터 아이(data eye)가 충분히 확보되는 것을 알 수 있다. 반대로, 임피던스 매칭을 위한 출력노드(DQ)의 저항이 크면 클수록 신호간 간섭(ISI)이 많이 발생하여 슬롭(slope)이 상대적으로 낮은 상태를 유지하며, 그로 인해 데이터 아이(data eye)가 충분히 확보되지 못하는 것을 알 수 있다.
구체적으로, 임피던스 매칭을 위한 출력노드(DQ)의 저항이 '34옴'일 때는 데이터 아이(data eye)가 '471p'가 되어 매우 충분한 데이터 아이(data eye)를 확보하는 것을 알 수 있다.
하지만, 임피던스 매칭을 위한 출력노드(DQ)의 저항이 '40옴'일 때는 데이터 아이(data eye)가 '329p'가 되고, '48옴'일 때는 데이터 아이(data eye)가 '257p'가 되며, '60옴'일 때는 데이터 아이(data eye)가 '25.8p'가 되어 출력노드(DQ)의 저항이 커지면 커질수록 데이터 아이(data eye)의 크기가 급격하게 감소하는 것을 알 수 있다.
이와 같이, 데이터 출력회로에서 출력되는 신호의 데이터 아이(data eye)가 충분히 확보되지 못한다는 것은 출력되는 신호의 신뢰성을 손상시키는 문제점과 직결되며, 결국 정상적인 데이터 출력 동작이 이루질 수 없다는 문제점을 야기시킨다. 또한, 전술한 바와 같은 문제점은 저전력 환경에서 동작하는 반도체 장치가 고속으로 동작하고자 할 때 더 큰 영향을 미치게 되므로, 고속의 반도체 장치를 요구하는 기술 트랜드에 있어서 보다 더 큰 문제점으로 다가 올 수 있다.
본 발명의 실시예는, 저전력 인터페이스 환경에서 동작하여 ODT와 같은 별도의 터미네이션 조절회로를 구비하지 못한 반도체 장치에서도 안정적으로 데이터 아이(data eye)를 확보할 수 있는 데이터 출력회로를 제공하고 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력신호에 응답하여 출력노드를 구동하되, 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 구동부; 및 상기 구동력 조절코드에 응답하여 상기 출력노드에 실린 신호의 슬루율을 조절하는 슬루율 조절부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1 논리레벨을 갖는 입력신호에 응답하여 출력노드를 구동하되, 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 제1 구동부; 제2 논리레벨을 갖는 상기 입력신호에 응답하여 상기 출력노드를 구동하되, 상기 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 제2 구동부; 및 상기 구동력 조절코드에 응답하여 상기 출력노드에 실린 신호의 슬루율을 조절하는 슬루율 조절부를 구비하는 반도체 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 입력신호에 서로 다른 다수의 지연량을 각각 적용하여 다수의 지연된 입력신호를 출력하되, 구동력 조절코드에 응답하여 상기 다수의 지연량 각각의 크기가 조절되는 슬루율 조절단계; 및 상기 구동력 조절코드에 응답하여 상기 다수의 지연된 입력신호 중 설정된 개수의 지연된 입력신호를 선택하고, 선택된 신호에 병렬로 응답하여 출력노드를 구동하는 구동력 조절단계를 포함하는 반도체 장치의 동작방법을 제공한다.
전술한 본 발명은 저전력 인터페이스 환경에서 동작하여 ODT와 같은 별도의 터미네이션 조절회로를 구비하지 못한 반도체 장치에서도 출력되는 신호의 구동력에 따라 슬루율이 함께 조절되도록 함으로써 데이터 아이(data eye)를 확보하는 효과가 있다. 즉, 출력되는 신호의 신뢰성을 크게 향상시키는 효과가 있다.
이로 인해, 저전력 인터페이스 환경에서 동작하여 ODT와 같은 별도의 터미네이션 조절회로를 구비하지 못한 반도체 장치에서 보다 넓은 범위의 임피던스 매칭 동작이 가능하다는 효과가 있다.
도 1은 종래기술에 따른 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램.
도 2는 도 1에 도시된 종래기술에 따른 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로에서 출력되는 신호가 신호간 간섭(ISI)에 의해 발생하는 문제점을 설명하기 위해 도시한 파형도.
도 3a은 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램.
도 3b 및 도 3c는 도 3a에 도시된 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 구동부를 구체적으로 도시한 도면.
도 3d 및 도 3e는 도 3a에 도시된 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 신호 지연부의 추가적인 실시예를 설명하기 위해 도시한 블록다이어그램.
도 4a은 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램.
도 4b 및 도 4c는 도 4a에 도시된 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 구동부를 구체적으로 도시한 도면.
도 4d 및 도 4e는 도 4a에 도시된 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 신호 지연부의 추가적인 실시예를 설명하기 위해 도시한 블록다이어그램.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 3a은 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램이다.
도 3a을 참조하면, 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로는, 구동동작부(300)와, 슬루율 조절부(310, 350)를 구비한다. 또한, 슬루율 조절부(310, 350)는, 신호 지연동작부(310)와, 슬루율 제어신호 생성부(350)를 구비한다.
구동동작부(300)는, 입력되는 신호(PL[1:4])가 로직'하이'(High)가 되는 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동하고, 입력되는 신호(PL[1:4])가 로직'로우'(Low)가 되는 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동한다.
구동동작부(300)는, 다수의 구동부(301, 302, 303, 304)를 포함한다. 이때, 다수의 구동부(301, 302, 303, 304)는, 입력되는 신호(PL[1:4])에 응답하여 출력노드(DQ)를 구동하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어된다. 참고로, 도면에서는 설명의 편의를 위해 다수의 구동부(301, 302, 303, 304)에 제1 구동부(301)와, 제2 구동부(302)와, 제3 구동부(303), 및 제4 구동부(304)가 포함되는 구성으로 예시하였지만, 실제로는 다수의 구동부(301, 302, 303, 304)에 더 많거나 더 적은 개수의 구동부가 포함되는 구성일 수 있다. 또한, 구동력 조절코드(SR_CTRL<1:4>)도 4비트로 이루어진 신호인 것으로 예시되었지만, 실제로는 더 많거나 더 적은 비트로 이루어진 신호일 수 있다.
전술한 구성에서와 같이 구동동작부(300)에 다수의 구동부(301, 302, 303, 304)가 포함되는 이유는, 본 발명의 제1 실시예에 따른 반도체 장치가 저전력 환경에서 동작하는 반도체 장치이기 때문에 ODT와 같은 별도의 터미네이션 조절회로가 포함될 수 없기 때문이다. 즉, ODT와 같은 별도의 터미네이션 조절회로를 통해 출력노드(DQ)의 임피던스 매칭을 조절하는 대신 출력 드라이버의 구동력을 조절하는 방법을 통해 출력노드(DQ)의 임피던스 매칭을 조절하기 때문이다. 이때, 구동동작부(300)의 구동력을 제어하는 방식은 하기에서 예시하는 바와 같이 구동력 조절코드(SR_CTRL<1:4>)의 값을 조절하는 방식이 사용된다. 또한, 구동력 조절코드(SR_CTRL<1:4>)의 값은 메모리 레지스터 셋(Memory Register set : MRS)과 같은 반도체 장치 내부의 동작 설정 회로 또는 반도체 장치 외부에서 입력받는 방식 등을 통해 설계자에 의해 미리 정의될 수 있다.
예컨대, 다수의 구동부(301, 302, 303, 304)에 포함된 제1 내지 제4 구동부(301, 302, 303, 304)가 각각 '120옴'의 저항 값을 가지고 있다고 하면, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 비트(SR_CTRL<1>)만 활성화되고 제2 내지 제4 비트(SR_CTRL<2:4>)는 비활성화되어 제1 구동부(301)만 동작하고 제2 내지 제4 구동부(302, 303, 304)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '120옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 및 제2 비트(SR_CTRL<1:2>)만 활성화되고 제3 및 제4 비트(SR_CTRL<3:4>)는 비활성화되어 제1 구동부(301)와 제2 구동부(302)만 동작하고 제3 구동부(303)와 제4 구동부(304)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '60옴'이 되며, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 내지 제3 비트(SR_CTRL<1:3>)만 활성화되고 제4 비트(SR_CTRL<4>)는 비활성화되어 제1 내지 제3 구동부(301, 302, 303)는 동작하고 제4 구동부(304)는 동작하지 않을 때 출력노드(DQ)의 저항값은'40옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>)의 모든 비트가 활성화되어 제1 내지 제4 구동부(301, 302, 303, 304)가 모두 동작할 때 출력노드(DQ)의 저항값은 '30옴'이 된다. 참고로, 상기에서 다수의 구동부(301, 302, 303, 304)에 포함된 제1 내지 제4 구동부(301, 302, 303, 304)가 각각 '120옴'을 갖는 다는 것은 어디까지나 하나의 실시예일 뿐이며, 설계자에 따라 각각 서로 다른 저항값을 갖는 방식처럼 여러 가지 다른 방식으로 설정될 수 있다.
슬루율 조절부(310, 350)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 출력노드(DQ)에 실린 신호의 슬루율을 조절한다. 즉, 슬루율 조절부(310, 350)는 구동력 조절코드(SR_CTRL<1:4>)에 따라 입력신호(IN_SIG)을 슬루율을 조절하여 구동동작부(300)에 전달(PL[1:4])함으로써, 구동동작부(300)을 통해 출력노드(DQ)에 실리는 신호의 슬루율을 조절하게 된다.
슬루율 조절부(310, 350)의 구성요소 중 슬루율 제어신호 생성부(350)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 슬루율 제어신호(SW_CTRL)를 생성한다.
슬루율 제어신호 생성부(350)에서 구동력 조절코드(SR_CTRL<1:4>)의 값에 따라 슬루율 제어신호(SW_CTRL)를 생성하는 방식은 다음과 같이 두 가지 예시를 통해 설명할 수 있다.
첫 번째 방식은, 슬루율 제어신호 생성부(350)에서 출력되는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호라고 가정하는 경우이다. 이때는, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 설정된 개수보다 큰 경우, 슬루율 제어신호(SW_CTRL)를 활성화시켜 출력한다. 반대로, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 설정된 개수보다 작은 경우, 슬루율 제어신호(SW_CTRL)를 비활성화시켜 출력한다.
예컨대, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개일 때를 설정된 개수라고 가정하면, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개보다 작은 '1000'또는 '0100'또는 '0010' 또는'0001'에서는 슬루율 제어신호(SW_CTRL)를 비활성화시켜 출력하고, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개보다 큰 '1100'또는 '0110'또는 '0011'또는'1001'또는'1010'또는'0101'또는'1110'또는'0111'또는'1011'또는'1101'또는'0111'또는'1111'에서는 슬루율 제어신호(SW_CTRL)를 활성화시켜 출력하는 방식이 될 수 있다.
두 번째 방식은, 슬루율 제어신호 생성부(350)에서 출력되는 슬루율 제어신호(SW_CTRL)가 여러 비트로 이루어진 신호라고 가정하는 경우이다. 이때는, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 많으면 많을수록, 슬루율 제어신호(SW_CTRL)의 값을 증가시켜 출력한다. 반대로, 구동력 조절코드(SR_CTRL<1:4>)중 활성화되는 비트의 개수가 적으면 적을수록, 슬루율 제어신호(SW_CTRL)의 값을 감소시켜 출력한다.
예컨대, 구동력 조절코드(SR_CTRL<1:4>)의 값이 '0001'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값보다 '0101'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값이 더 큰 상태가 되도록 하고, 구동력 조절코드(SR_CTRL<1:4>)의 값이 '0101'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값보다 '1110'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값이 더 큰 상태가 되도록 한다.
이와 같이 슬루율 제어신호 생성부(350)에서 출력되는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호인지 여러 비트로 이루어진 신호인지에 따라 그 구체적인 동작방식이 달라질 수 있지만, 결국, 구동력 조절코드(SR_CTRL<1:4>)의 값에 따라 슬루율 제어신호(SW_CTRL)의 값을 조절한다는 점에서는 동일하다. 다만, 상기에서 설명한 첫 번째 방식에 따라 슬루율 제어신호(SW_CTRL)를 생성하는 구성이 좀 더 쉽고 간단하게 설명할 수 있으므로 이하에서는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호라고 가정하도록 하겠다.
슬루율 조절부(310, 350)의 구성요소 중 신호 지연동작부(310)는, 다수의 신호 지연부(311, 312, 313, 314)를 포함한다. 이때, 다수의 신호 지연부(311, 312, 313, 314)는, 입력신호(IN_SIG)에 서로 다른 지연량을 각각 적용하여 다수의 구동부(301, 302, 303, 304)에 각각 전달(PL[1:4])하되, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절된다.
여기서, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 구동부(301, 302, 303, 304)에 각각 전달(PL[1:4])한다는 것은, 예컨대, 다수의 구동부(301, 302, 303, 304) 중 제1 구동부(301)에 전달되는 신호(PL[1])가 제2 구동부(302)에 전달되는 신호(PL[2])보다 덜 지연되고, 제2 구동부(302)에 전달되는 신호(PL[2])가 제3 구동부(303)에 전달되는 신호(PL[3])보다 덜 지연되며, 제3 구동부(303)에 전달되는 신호(PL[3])보다 제4 구동부(304)에 전달되는 신호(PL[4])보다 덜 지연되는 방식으로 전달한다는 것이다.
이때, 다수의 구동부(301, 302, 303, 304)에 각각 전달되는 신호(PL[1:4])들 간에 지연량 간격이 크면 클수록 다수의 구동부(301, 302, 303, 304)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 낮아지게 된다. 반대로, 다수의 구동부(301, 302, 303, 304)에 각각 전달되는 신호(PL[1:4])들 간에 지연량 간격이 작으면 작을수록 다수의 구동부(301, 302, 303, 304)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 높아지게 된다. 참고로, 출력노드(DQ)에 실리는 신호의 슬루율이 낮아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 누워있다는 뜻이다. 반대로, 출력노드(DQ)에 실리는 신호의 슬루율이 높아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 세워져있다는 뜻이다.
전술한 구성에서와 같이 신호 지연동작부(310)에 다수의 신호 지연부(311, 312, 313, 314)가 포함되는 이유는, 구동동작부(300)에 다수의 구동부(301, 302, 303, 304)가 포함되기 때문이다. 즉, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 구동부(301, 302, 303, 304)에 전달(PL[1:4])하기 위해서는 다수의 구동부(301, 302, 303, 304)와 동일한 개수의 다수의 신호 지연부(311, 312, 313, 314)가 포함되어야 하기 때문이다. 따라서, 구동동작부(300)에 포함된 다수의 구동부(301, 302, 303, 304)의 개수가 도면에서 도시된 것과 달리 4개보다 더 많거나 더 적은 개수라면 그에 맞춰서 신호 지연동작부(310)에 포함된 다수의 신호 지연부(311, 312, 313, 314)의 개수도 4개보다 더 많거나 더 적은 개수가 되어야 한다.
정리해보면, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 상대적으로 많아서 구동동작부(300)에 포함된 다수의 구동부(301, 302, 303, 304) 중 구동동작을 수행하는 구동부의 개수가 상대적으로 많을 때, 즉, 구동동작부(300)에 의한 구동력이 상대적으로 높을 때, 출력노드(DQ)의 저항값이 상대적으로 낮아지게 된다. 이와 같은 경우에서는, 출력노드(DQ)에 실리는 신호의 슬루율을 인위적으로 높여줄 필요가 없기 때문에 슬루율 제어신호(SW_CTRL)가 활성화되어 다수의 신호 지연부(311, 312, 313, 314)에 의해 다수의 구동부(301, 302, 303, 304)에 각각 전달되는 신호(PL[1:4])들 간에 지연량 간격을 노말한 상태로 유지한다.
하지만, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 상대적으로 적어서 구동동작부(300)에 포함된 다수의 구동부(301, 302, 303, 304) 중 구동동작을 수행하는 구동부의 개수가 상대적으로 적을 때, 즉, 구동동작부(300)에 의한 구동력이 상대적으로 낮을 때, 출력노드(DQ)의 저항값이 상대적으로 높아지게 된다. 이와 같은 경우에서는, 출력노드(DQ)에 실리는 신호의 슬루율을 인위적으로 높여줄 필요가 있기 때문에 슬루율 제어신호(SW_CTRL)가 활성화되어 다수의 신호 지연부(311, 312, 313, 314)에 의해 다수의 구동부(301, 302, 303, 304)에 각각 전달되는 신호(PL[1:4])들 간에 지연량 간격을 노말한 상태보다는 더 좁은 상태로 조절한다. 따라서, 출력노드(DQ)에 실리는 신호의 슬루율이 노말한 상태보다 더 높게 조절되고, 그에 따라 출력노드(DQ)의 저항값이 높아짐에 따라 발생하는 출력되는 신호의 신호간 간섭(Inter-Symbol Interference: ISI)에 의해 슬롭(slope)이 눕게되는 현상을 방지할 수 있다.
도 3b 및 도 3c는 도 3a에 도시된 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 구동부를 구체적으로 도시한 도면이다.
먼저, 도 3b를 참조하면, 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 구동동작부(300)에 포함된 다수의 구동부(301, 302, 303, 304)의 구성을 블록 다이어그램으로 도시한 도면이라는 것을 알 수 있다.
구체적으로, 다수의 구동부(301, 302, 303, 304)는, 다수의 신호 지연부(311, 312, 313, 314)를 통해 각각 인가되는 지연된 입력신호(PL[1:4])에 응답하여 다수의 구동제어신호(DRV<1:4>)를 생성하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 프리 구동부(3011, 3021, 3031, 3041), 및 다수의 구동제어신호(DRV<1:4>)에 각각 응답하여 출력노드(DQ)를 각각 구동하는 다수의 메인 구동부(3012, 3022, 3032, 3042)를 구비한다.
그리고, 도 3c를 참조하면, 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 구동동작부(300)에 포함된 다수의 구동부(301, 302, 303, 304)의 구성을 상세한 회로도로 나타낸 도면이라는 것을 알 수 있다.
구체적으로, 다수의 프리 구동부 각각(3011, 3021, 3031, 3041)에는, 다수의 지연된 입력신호(PL[1:4])가 로직'하이'(High)인 것에 응답하여 로직'로우'(Low)인 다수의 구동제어신호(DRV<1:4>)를 출력하고, 다수의 지연된 입력신호(PL[1:4])가 로직'로우'(Low)인 것에 응답하여 로직'하이'(High)인 다수의 구동제어신호(DRV<1:4>)를 출력하기 위해 두 개의 인버터(INV1<1:4>, INV2<1:4>)가 포함된다. 이때, 다수의 프리 구동부 각각(3011, 3021, 3031, 3041)에 포함되는 두 개의 인버터(INV1<1:4>, INV2<1:4>)는 각각 다수의 구동력 조절코드(SR_CTRL<1:4>) 각각에 응답하여 그 동작이 온/오프 제어된다.
그리고, 다수의 메인 구동부 각각(3012, 3022, 3032, 3042)에는, 다수의 구동제어신호 각각(DRV<1:4>)이 로직'로우'(Low)인 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동하기 위한 PMOS 트랜지스터(P1<1:4>)와, 다수의 구동제어신호 각각(DRV<1:4>)이 로직'하이'(High)인 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동하기 위한 NMOS 트랜지스터(N1<1:4>)를 구비한다.
도 3d 및 도 3e는 도 3a에 도시된 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 신호 지연부의 추가적인 실시예를 설명하기 위해 도시한 블록다이어그램이다.
도 3a와 도 3d를 참조하면, 본 발명의 제1 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 신호 지연동작부(310)에 포함된 다수의 신호 지연부(311, 312, 313, 314)의 구성이 서로 다른 것을 알 수 있다.
먼저, 도 3a에 도시된 다수의 신호 지연부(311, 312, 313, 314)는, 입력신호(IN_SIG)를 병렬로 입력받아 각각 지연시켜 다수의 구동부(301, 302, 303, 304)에 각각 전달(PL[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다.
그리고, 도 3d에 도시된 다수의 신호 지연부(311, 312, 313, 314)는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 지연부(311)를 통해 입력신호(IN_SIG)를 입력받아 단계적(PL[1] -> PL[2] -> PL[3] -> PL[4])으로 지연시켜 다수의 구동부(301, 302, 303, 304)에 각각 전달(PL[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다.
이와 같이, 다수의 신호 지연부(311, 312, 313, 314)의 연결구성이 다른 점을 이용하여 다수의 신호 지연부(311, 312, 313, 314)가 각각이 갖는 지연량이 완전히 다르게 설정될 수 있다.
즉, 도 3a에 도시된 것과 같이 다수의 신호 지연부(311, 312, 313, 314) 구성이 개시되는 경우, 다수의 신호 지연부(311, 312, 313, 314) 각각은 서로 다른 지연량을 갖는 범위 내에서 서로 독립적으로 지연량을 설정해야만 다수의 지연된 입력신호(PL[1:4])가 적절한 지연량 차이를 갖는 상태로 생성될 수 있다. 예컨대, 제1 신호 지연부(311)가 '10p'의 지연량을 갖는 상태로 설정되면, 제2 내지 제4 신호 지연부(312, 313, 314)는 '10p'의 지연량보다는 더 크거나 더 작은 지연량을 갖는 상태로 설정되어야만 한다.
하지만, 도 3d에 도시된 것과 같이 다수의 신호 지연부(311, 312, 313, 314)의 구성이 개시되는 경우, 다수의 신호 지연부(311, 312, 313, 314) 각각이 완전히 같은 지연량을 갖는다고 해도 다수의 지연된 입력신호(PL[1:4])가 적절한 지연량 차이를 갖는 상태로 생성될 수 있다. 예컨대, 제1 신호 지연부(311)가 '10p'의 지연량을 갖는 상태로 설정될 때, 제2 내지 제4 신호 지연부(312, 313, 314)도 '10p'의 지연량을 갖는 상태를 포함하여 더 크거나 더 작은 지연량을 갖는 상태로 설정될 수 있다.
참고로, 도 3a에 도시된 다수의 신호 지연부 각각(311, 312, 313, 314)과 도 3d에 도시된 다수의 신호 지연부 각각(311, 312, 313, 314)의 상세회로는 도 3e에 도시된 바와 같이, 저항(resistor)와 커패시터(capacitor) 등을 통해 구현될 수 있으며, 슬루율 제어신호(SW_CTRL)에 따라 다수의 신호 지연부 각각(311, 312, 313, 314)의 지연량이 변동하는 동작도 퓨즈(fuse)나 MOS 트랜지스터와 같이 간단한 스위치 회로를 통해 구현될 수 있다. 도 3e의 구성은 이미 공지된 구성이라고 볼 수 있으므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
<제2 실시예>
도 4a은 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로를 도시한 블록 다이어그램이다.
도 4a을 참조하면, 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로는, 제1 구동동작부(400)와, 제2 구동동작부(420)와, 슬루율 조절부(410, 430, 450)를 구비한다. 또한, 슬루율 조절부(410, 430, 450)는, 제1 신호 지연동작부(410)와, 제2 신호 지연동작부(430)와, 슬루율 제어신호 생성부(450)를 구비한다.
제1 구동동작부(400)는, 입력되는 신호(PU[1:4])가 로직'하이'(High)가 되는 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동하거나 입력되는 신호(PU[1:4])가 로직'로우'(Low)가 되는 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동한다. 또한, 제2 구동동작부(420)는, 입력되는 신호(PD[1:4])가 로직'로우'(Low)가 되는 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동하거나 입력되는 신호(PD[1:4])가 로직'하이'(High)가 되는 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동한다. 이때, 제1 구동동작부(400)와 제2 구동동작부(420)는 서로 반대로 동작한다.
예컨대, 제1 구동동작부(400)에서 입력되는 신호(PU[1:4])가 로직'하이'(High)인 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 풀 업 구동하고 입력되는 신호(PU[1:4])가 로직'로우'(Low)인 것에 응답하여 아무런 동작도 수행하지 않을 때, 제2 구동동작부(420)에서는 입력되는 신호(PD[1:4])가 로직'로우'(Low)인 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 풀 다운 구동하고 입력되는 신호(PD[1:4])가 로직'하이'(High)인 것에 응답하여 아무런 동작도 수행하지 않는다.
반대로, 제1 구동동작부(400)에서 입력되는 신호(PU[1:4])가 로직'로우'(Low)인 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 풀 다운 구동하고 입력되는 신호(PU[1:4])가 로직'하이'(High)인 것에 응답하여 아무런 동작도 수행하지 않을 때, 제2 구동동작부(420)에서는 입력되는 신호(PD[1:4])가 로직'하이'(High)인 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 풀 업 구동하고 입력되는 신호(PD[1:4])가 로직'로우'(Low)인 것에 응답하여 아무런 동작도 수행하지 않는다.
제1 구동동작부(400)는, 다수의 제1 구동부(401, 402, 403, 404)를 포함한다. 이때, 다수의 제1 구동부(401, 402, 403, 404)는, 입력되는 신호(PU[1:4])에 응답하여 출력노드(DQ)를 구동하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어된다. 참고로, 도면에서는 설명의 편의를 위해 다수의 제1 구동부(401, 402, 403, 404)에 제1 구동부<1>(401)와, 제1 구동부<2>(402)와, 제1 구동부<3>(403), 및 제1 구동부<4>(404)가 포함되는 구성으로 예시하였지만, 실제로는 다수의 제1 구동부(401, 402, 403, 404)에 더 많거나 더 적은 개수의 제1 구동부가 포함되는 구성일 수 있다. 또한, 구동력 조절코드(SR_CTRL<1:4>)도 4비트로 이루어진 신호인 것으로 예시되었지만, 실제로는 더 많거나 더 적은 비트로 이루어진 신호일 수 있다.
제2 구동동작부(420)는, 다수의 제2 구동부(421, 422, 423, 424)를 포함한다. 이때, 다수의 제2 구동부(421, 422, 423, 424)는, 입력되는 신호(PU[1:4])에 응답하여 출력노드(DQ)를 구동하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어된다. 참고로, 도면에서는 설명의 편의를 위해 다수의 제2 구동부(421, 422, 423, 424)에 제2 구동부<1>(421)와, 제2 구동부<2>(422)와, 제2 구동부<3>(423), 및 제2 구동부<4>(425)가 포함되는 구성으로 예시하였지만, 실제로는 다수의 제2 구동부(421, 422, 423, 424)에 더 많거나 더 적은 개수의 제2 구동부가 포함되는 구성일 수 있다. 또한, 구동력 조절코드(SR_CTRL<1:4>)도 4비트로 이루어진 신호인 것으로 예시되었지만, 실제로는 더 많거나 더 적은 비트로 이루어진 신호일 수 있다.
전술한 구성에서와 같이 제1 구동동작부(400)에 다수의 제1 구동부(401, 402, 403, 404)가 포함되고 제2 구동동작부(420)에 다수의 제2 구동부(421, 422, 423, 424)가 포함되는 이유는, 본 발명의 제2 실시예에 따른 반도체 장치가 저전력 환경에서 동작하는 반도체 장치이기 때문에 ODT와 같은 별도의 터미네이션 조절회로가 포함될 수 없기 때문이다. 즉, ODT와 같은 별도의 터미네이션 조절회로를 통해 출력노드(DQ)의 임피던스 매칭을 조절하는 대신 출력 드라이버의 구동력을 조절하는 방법을 통해 출력노드(DQ)의 임피던스 매칭을 조절하기 때문이다. 이때, 제1 구동동작부(400) 및 제2 구동동작부(420)의 구동력을 제어하는 방식은 하기에서 예시하는 바와 같이 구동력 조절코드(SR_CTRL<1:4>)의 값을 조절하는 방식이 사용된다. 또한, 구동력 조절코드(SR_CTRL<1:4>)의 값은 메모리 레지스터 셋(Memory Register set : MRS)과 같은 반도체 장치 내부의 동작 설정 회로 또는 반도체 장치 외부에서 입력받는 방식 등을 통해 설계자에 의해 미리 정의될 수 있다.
예컨대, 다수의 제1 구동부(401, 402, 403, 404)에 포함된 제1 구동부<1> 내지 제1 구동부<4>(401, 402, 403, 404)와 다수의 제2 구동부(421, 422, 423, 424)에 포함된 제2 구동부<1> 내지 제2 구동부<4>(421, 422, 423, 424)가 각각 '120옴'의 저항 값을 가지고 있다고 하면, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 비트(SR_CTRL<1>)만 활성화되고 제2 내지 제4 비트(SR_CTRL<2:4>)는 비활성화되어 제1 구동부<1>(401) 및 제2 구동부<1>(421)만 동작하고 제1 구동부<2> 내지 제1 구동부<4>(402, 403, 404) 및 제2 구동부<2> 내지 제2 구동부<4>(422, 423, 424)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '120옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 및 제2 비트(SR_CTRL<1:2>)만 활성화되고 제3 및 제4 비트(SR_CTRL<3:4>)는 비활성화되어 제1 구동부<1>(401)와 제1 구동부<2>(402) 및 제2 구동부<1>(421)와 제2 구동부<2>(422)만 동작하고 제1 구동부<3>(403)와 제1 구동부<4>(404) 및 제2 구동부<3>(423)와 제2 구동부<4>(424)는 동작하지 않을 때 출력노드(DQ)의 저항값은 '60옴'이 되며, 구동력 조절코드(SR_CTRL<1:4>) 중 제1 내지 제3 비트(SR_CTRL<1:3>)만 활성화되고 제4 비트(SR_CTRL<4>)는 비활성화되어 제1 구동부<1> 내지 제1 구동부<3>(401, 402, 403) 및 제2 구동부<1> 내지 제2 구동부<3>(421, 422, 423)는 동작하고 제1 구동부<4>(404) 및 제2 구동부<4>(424)는 동작하지 않을 때 출력노드(DQ)의 저항값은'40옴'이 되고, 구동력 조절코드(SR_CTRL<1:4>)의 모든 비트가 활성화되어 제1 구동부<1> 내지 제1 구동부<4>(401, 402, 403, 404) 및 제2 구동부<1> 내지 제2 구동부<4>(421, 422, 423, 424)가 모두 동작할 때 출력노드(DQ)의 저항값은 '30옴'이 된다. 참고로, 상기에서 다수의 제1 구동부(401, 402, 403, 404)에 포함된 제1 구동부<1> 내지 제1 구동부<4>(401, 402, 403, 404) 및 제2 구동부(421, 422, 423, 424)에 포함된 제2 구동부<1> 내지 제2 구동부<4>(421, 422, 423, 424)가 각각 '120옴'을 갖는 다는 것은 어디까지나 하나의 실시예일 뿐이며, 설계자에 따라 각각 서로 다른 저항값을 갖는 방식처럼 여러 가지 다른 방식으로 설정될 수 있다.
슬루율 조절부(410, 430, 450)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 출력노드(DQ)에 실린 신호의 슬루율을 조절한다. 즉, 슬루율 조절부(410, 430, 450)는 구동력 조절코드(SR_CTRL<1:4>)에 따라 입력신호(IN_SIG)의 슬루율을 조절하여 제1 구동동작부(400) 및 제2 구동동작부(420)에 전달(PU[1:4], PD[1:4])함으로써, 제1 구동동작부(400) 및 제2 구동동작부(420)을 통해 출력노드(DQ)에 실리는 신호의 슬루율을 조절하게 된다.
슬루율 조절부(410, 430, 450)의 구성요소 중 슬루율 제어신호 생성부(450)는, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 슬루율 제어신호(SW_CTRL)를 생성한다.
슬루율 제어신호 생성부(450)에서 구동력 조절코드(SR_CTRL<1:4>)의 값에 따라 슬루율 제어신호(SW_CTRL)를 생성하는 방식은 다음과 같이 두 가지 예시를 통해 설명할 수 있다.
첫 번째 방식은, 슬루율 제어신호 생성부(450)에서 출력되는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호라고 가정하는 경우이다. 이때는, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 설정된 개수보다 큰 경우, 슬루율 제어신호(SW_CTRL)를 활성화시켜 출력한다. 반대로, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 설정된 개수보다 작은 경우, 슬루율 제어신호(SW_CTRL)를 비활성화시켜 출력한다.
예컨대, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개일 때를 설정된 개수라고 가정하면, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개보다 작은 '1000'또는 '0100'또는 '0010' 또는'0001'에서는 슬루율 제어신호(SW_CTRL)를 비활성화시켜 출력하고, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화된 비트의 개수가 2개보다 큰 '1100'또는 '0110'또는 '0011'또는'1001'또는'1010'또는'0101'또는'1110'또는'0111'또는'1011'또는'1101'또는'0111'또는'1111'에서는 슬루율 제어신호(SW_CTRL)를 활성화시켜 출력하는 방식이 될 수 있다.
두 번째 방식은, 슬루율 제어신호 생성부(450)에서 출력되는 슬루율 제어신호(SW_CTRL)가 여러 비트로 이루어진 신호라고 가정하는 경우이다. 이때는, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 많으면 많을수록, 슬루율 제어신호(SW_CTRL)의 값을 증가시켜 출력한다. 반대로, 구동력 조절코드(SR_CTRL<1:4>)중 활성화되는 비트의 개수가 적으면 적을수록, 슬루율 제어신호(SW_CTRL)의 값을 감소시켜 출력한다.
예컨대, 구동력 조절코드(SR_CTRL<1:4>)의 값이 '0001'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값보다 '0101'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값이 더 큰 상태가 되도록 하고, 구동력 조절코드(SR_CTRL<1:4>)의 값이 '0101'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값보다 '1110'일 때에 대응하는 구동력 조절코드(SR_CTRL<1:4>)의 값이 더 큰 상태가 되도록 한다.
이와 같이 슬루율 제어신호 생성부(450)에서 출력되는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호인지 여러 비트로 이루어진 신호인지에 따라 그 구체적인 동작방식이 달라질 수 있지만, 결국, 구동력 조절코드(SR_CTRL<1:4>)의 값에 따라 슬루율 제어신호(SW_CTRL)의 값을 조절한다는 점에서는 동일하다. 다만, 상기에서 설명한 첫 번째 방식에 따라 슬루율 제어신호(SW_CTRL)를 생성하는 구성이 좀 더 쉽고 간단하게 설명할 수 있으므로 이하에서는 슬루율 제어신호(SW_CTRL)가 하나의 비트로 이루어진 신호라고 가정하도록 하겠다.
슬루율 조절부(410, 430, 450)의 구성요소 중 제1 신호 지연동작부(410)는, 다수의 제1 신호 지연부(411, 412, 413, 414)를 포함한다. 이때, 다수의 제1 신호 지연부(411, 412, 413, 414)는, 입력신호(IN_SIG)에 서로 다른 지연량을 각각 적용하여 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달(PU[1:4])하되, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절된다.
여기서, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달(PU[1:4])한다는 것은, 예컨대, 다수의 구동부(401, 402, 403, 404) 중 제1 구동부<1>(401)에 전달되는 신호(PU[1])가 제1 구동부<2>(402)에 전달되는 신호(PU[2])보다 덜 지연되고, 제1 구동부<2>(402)에 전달되는 신호(PU[2])가 제1 구동부<3>(403)에 전달되는 신호(PU[3])보다 덜 지연되며, 제1 구동부<3>(403)에 전달되는 신호(PU[3])보다 제1 구동부<4>(404)에 전달되는 신호(PU[4])보다 덜 지연되는 방식으로 전달한다는 것이다.
이때, 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달되는 신호(PU[1:4])들 간에 지연량 간격이 크면 클수록 다수의 제1 구동부(401, 402, 403, 404)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 낮아지게 된다. 반대로, 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달되는 신호(PU[1:4])들 간에 지연량 간격이 작으면 작을수록 다수의 제1 구동부(401, 402, 403, 404)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 높아지게 된다. 참고로, 출력노드(DQ)에 실리는 신호의 슬루율이 낮아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 누워있다는 뜻이다. 반대로, 출력노드(DQ)에 실리는 신호의 슬루율이 높아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 세워져있다는 뜻이다.
슬루율 조절부(410, 430, 450)의 구성요소 중 제2 신호 지연동작부(430)는, 다수의 제2 신호 지연부(431, 432, 433, 434)를 포함한다. 이때, 다수의 제2 신호 지연부(431, 432, 433, 434)는, 입력신호(IN_SIG)에 서로 다른 지연량을 각각 적용하여 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달(PD[1:4])하되, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절된다.
여기서, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달(PD[1:4])한다는 것은, 예컨대, 다수의 구동부(421, 422, 423, 424) 중 제2 구동부<1>(421)에 전달되는 신호(PD[1])가 제2 구동부<2>(422)에 전달되는 신호(PD[2])보다 덜 지연되고, 제2 구동부<2>(422)에 전달되는 신호(PD[2])가 제2 구동부<3>(423)에 전달되는 신호(PD[3])보다 덜 지연되며, 제2 구동부<3>(423)에 전달되는 신호(PD[3])보다 제2 구동부<4>(424)에 전달되는 신호(PD[4])보다 덜 지연되는 방식으로 전달한다는 것이다.
이때, 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달되는 신호(PD[1:4])들 간에 지연량 간격이 크면 클수록 다수의 제2 구동부(421, 422, 423, 424)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 낮아지게 된다. 반대로, 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달되는 신호(PD[1:4])들 간에 지연량 간격이 작으면 작을수록 다수의 제2 구동부(421, 422, 423, 424)에 의해서 출력노드(DQ)에 실리는 신호의 슬루율은 높아지게 된다. 참고로, 출력노드(DQ)에 실리는 신호의 슬루율이 낮아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 누워있다는 뜻이다. 반대로, 출력노드(DQ)에 실리는 신호의 슬루율이 높아지게 된다는 뜻은 출력노드(DQ)에 실리는 신호의 슬롭(slope)이 상대적으로 더 세워져있다는 뜻이다.
전술한 구성에서와 같이 제1 신호 지연동작부(410)에 다수의 제1 신호 지연부(411, 412, 413, 414)가 포함되고 제2 신호 지연동작부(430)에 다수의 제2 신호 지연부(431, 432, 433, 434)가 포함되는 이유는, 제1 구동동작부(400)에 다수의 제1 구동부(401, 402, 403, 404)가 포함되고, 제2 구동동작부(420)에 다수의 제2 구동부(421, 422, 423, 424)가 포함되기 때문이다. 즉, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 제1 구동부(401, 402, 403, 404)에 전달(PU[1:4])하기 위해서는 다수의 제1 구동부(401, 402, 403, 404)와 동일한 개수의 다수의 제1 신호 지연부(411, 412, 413, 414)가 포함되어야 하고, 입력신호(IN_SIG)에 각각 서로 다른 지연량을 적용하여 다수의 제2 구동부(421, 422, 423, 424)에 전달(PD[1:4])하기 위해서는 다수의 제2 구동부(421, 422, 423, 424)와 동일한 개수의 다수의 제2 신호 지연부(431, 432, 433, 434)가 포함되어야 하기 때문이다. 따라서, 제1 구동동작부(400)에 포함된 다수의 제1 구동부(401, 402, 403, 404)의 개수 및 다수의 제2 구동동작부(420)에 포함된 다수의 제2 구동부(421, 422, 423, 424)가 도면에서 도시된 것과 달리 각각 4개보다 더 많거나 더 적은 개수라면 그에 맞춰서 제1 신호 지연동작부(410)에 포함된 다수의 제1 신호 지연부(411, 412, 413, 414)의 개수 및 제2 신호 지연동작부(430)에 포함된 다수의 제2 신호 지연부(431, 432, 433, 434)의 개수도 각각 4개보다 더 많거나 더 적은 개수가 되어야 한다.
정리해보면, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 상대적으로 많아서 제1 구동동작부(400)에 포함된 다수의 제1 구동부(401, 402, 403, 404) 중 구동동작을 수행하는 제1 구동부의 개수가 상대적으로 많을 때 및 제2 구동동작부(420)에 포함된 다수의 제2 구동부(421, 422, 423, 424) 중 구동동작을 수행하는 제2 구동부의 개수가 상대적으로 많을 때, 즉, 제1 구동동작부(400)에 의한 구동력 및 제2 구동동작부(420)에 의한 구동력이 상대적으로 높을 때, 출력노드(DQ)의 저항값이 상대적으로 낮아지게 된다. 이와 같은 경우에서는, 출력노드(DQ)에 실리는 신호의 슬루율을 인위적으로 높여줄 필요가 없기 때문에 슬루율 제어신호(SW_CTRL)가 활성화되어 다수의 제1 신호 지연부(411, 412, 413, 414)에 의해 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달되는 신호(PU[1:4])들 간에 지연량 간격 및 다수의 제2 신호 지연부(431, 432, 433, 434)에 의해 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달되는 신호(PD[1:4])들 간에 지연량 간격을 노말한 상태로 유지한다.
하지만, 구동력 조절코드(SR_CTRL<1:4>) 중 활성화되는 비트의 개수가 상대적으로 적어서 제1 구동동작부(400)에 포함된 다수의 제1 구동부(401, 402, 403, 404) 중 구동동작을 수행하는 제1 구동부의 개수가 상대적으로 적을 때 및 제2 구동동작부(420)에 포함된 다수의 제2 구동부(421, 422, 423, 424) 중 구동동작을 수행하는 제2 구동부의 개수가 상대적으로 적을 때, 즉, 제1 구동동작부(400)에 의한 구동력 및 제2 구동동작부(420)에 의한 구동력이 상대적으로 낮을 때, 출력노드(DQ)의 저항값이 상대적으로 높아지게 된다. 이와 같은 경우에서는, 출력노드(DQ)에 실리는 신호의 슬루율을 인위적으로 높여줄 필요가 있기 때문에 슬루율 제어신호(SW_CTRL)가 비활성화되어 다수의 제1 신호 지연부(411, 412, 413, 414)에 의해 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달되는 신호(PU[1:4])들 간에 지연량 간격 및 다수의 제2 신호 지연부(431, 432, 433, 434)에 의해 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달되는 신호(PD[1:4])들 간에 지연량 간격을 노말한 상태보다는 더 좁은 상태로 조절한다. 따라서, 출력노드(DQ)에 실리는 신호의 슬루율이 노말한 상태보다 더 높게 조절되고, 그에 따라 출력노드(DQ)의 저항값이 높아짐에 따라 발생하는 출력되는 신호의 신호간 간섭(Inter-Symbol Interference: ISI)에 의해 슬롭(slope)이 눕게되는 현상을 방지할 수 있다.
도 4b 및 도 4c는 도 4a에 도시된 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 구동부를 구체적으로 도시한 도면이다.
먼저, 도 4b를 참조하면, 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 제1 구동동작부(400)에 포함된 다수의 제1 구동부(401, 402, 403, 404)의 구성 및 제2 구동동작부(420)에 포함된 다수의 제2 구동부(421, 422, 423, 424)의 구성을 블록 다이어그램으로 도시한 도면이라는 것을 알 수 있다.
구체적으로, 다수의 제1 구동부(401, 402, 403, 404)는, 다수의 제1 신호 지연부(411, 412, 413, 414)를 통해 각각 인가되는 지연된 입력신호(PU[1:4])에 응답하여 다수의 제1 구동제어신호(DRVU<1:4>)를 생성하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 제1 프리 구동부(4011, 4021, 4031, 4041), 및 다수의 제1 구동제어신호(DRVU<1:4>)에 각각 응답하여 출력노드(DQ)를 각각 구동하는 다수의 제1 메인 구동부(4012, 4022, 4032, 4042)를 구비한다.
또한, 다수의 제2 구동부(421, 422, 423, 424)는, 다수의 제2 신호 지연부(431, 432, 433, 434)를 통해 각각 인가되는 지연된 입력신호(PD[1:4])에 응답하여 다수의 제2 구동제어신호(DRVD<1:4>)를 생성하되, 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 제2 프리 구동부(4211, 4221, 4231, 4241), 및 다수의 제2 구동제어신호(DRVD<1:4>)에 각각 응답하여 출력노드(DQ)를 각각 구동하는 다수의 제2 메인 구동부(4212, 4222, 4232, 4242)를 구비한다.
그리고, 도 4c를 참조하면, 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 제1 구동동작부(400)에 포함된 다수의 제1 구동부(401, 402, 403, 404) 및 제2 구동동작부(420)에 포함된 다수의 제2 구동부(421, 422, 423, 424)의 구성을 상세한 회로도로 나타낸 도면이라는 것을 알 수 있다. 참고로, 도 4c에 도시된 도면은 제1 구동동작부(400)는 출력노드(DQ)를 풀 업 구동하고, 제2 구동동작부(420)는 출력노드(DQ)를 풀 다운 구동하는 구성요소인 것으로 예시한 도면이며, 실제로는 반대로 도시되는 것도 가능하다.
구체적으로, 다수의 제1 프리 구동부 각각(4011, 4021, 4031, 4041)에는, 다수의 지연된 입력신호(PU[1:4])가 로직'하이'(High)인 것에 응답하여 로직'로우'(Low)인 다수의 제1 구동제어신호(DRVU<1:4>)를 출력하기 위해 인버터가 포함된다. 또한, 다수의 제2 프리 구동부 각각(4211, 4221, 4231, 4241)에는, 다수의 지연된 입력신호(PD[1:4])가 로직'로우'(Low)인 것에 응답하여 로직'하이'(High)인 다수의 제2 구동제어신호(DRVD<1:4>)를 출력하기 위해 인버터가 포함된다. 이때, 다수의 제1 프리 구동부 각각(4011, 4021, 4031, 4041)에 포함되는 인버터 및 다수의 제2 프리 구동부 각각(4211, 4221, 4231, 4241)에 포함되는 인버터는 각각 다수의 구동력 조절코드(SR_CTRL<1:4>) 각각에 응답하여 그 동작이 온/오프 제어된다.
그리고, 다수의 제1 메인 구동부 각각(4012, 4022, 4032, 4042)에는, 다수의 제1 구동제어신호 각각(DRVU<1:4>)이 로직'로우'(Low)인 것에 응답하여 출력노드(DQ)를 전원전압(VDD)에 대응하는 로직'하이'(High)로 구동하기 위한 PMOS 트랜지스터를 구비하고, 다수의 제2 메인 구동부 각각(4212, 4222, 4232, 4242)에는, 다수의 제2 구동제어신호 각각(DRVD<1:4>)이 로직'하이'(High)인 것에 응답하여 출력노드(DQ)를 접지전압(VSS)에 대응하는 로직'로우'(Low)로 구동하기 위한 NMOS 트랜지스터(N1<1:4>)를 구비한다.
도 4d는 도 4a에 도시된 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 다수의 신호 지연부의 추가적인 실시예를 설명하기 위해 도시한 블록다이어그램이다.
도 4a와 도 4d를 참조하면, 본 발명의 제2 실시예에 따라 저전력 환경에서 동작하는 반도체 장치의 데이터 출력회로의 구성요소 중 제1 신호 지연동작부(410)에 포함된 다수의 제1 신호 지연부(411, 412, 413, 414)의 구성 및 제2 신호 지연동작부(430)에 포함된 다수의 제2 신호 지연부(431, 432, 433, 434)의 구성이 서로 다른 것을 알 수 있다.
먼저, 도 4a에 도시된 다수의 제1 신호 지연부(411, 412, 413, 414)는, 입력신호(IN_SIG)를 병렬로 입력받아 각각 지연시켜 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달(PU[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다. 마찬가지로, 다수의 제2 신호 지연부(431, 432, 433, 434)는, 입력신호(IN_SIG)를 병렬로 입력받아 각각 지연시켜 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달(PD[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다.
그리고, 도 4d에 도시된 다수의 제1 신호 지연부(411, 412, 413, 414)는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 제1 지연부(411)를 통해 입력신호(IN_SIG)를 입력받아 단계적(PU[1] -> PU[2] -> PU[3] -> PU[4])으로 지연시켜 다수의 제1 구동부(401, 402, 403, 404)에 각각 전달(PU[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다. 마찬가지로, 다수의 제2 신호 지연부(431, 432, 433, 434)는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 제2 지연부(431)를 통해 입력신호(IN_SIG)를 입력받아 단계적(PD[1] -> PD[2] -> PD[3] -> PD[4])으로 지연시켜 다수의 제2 구동부(421, 422, 423, 424)에 각각 전달(PD[1:4])하며, 슬루율 제어신호(SW_CTRL)에 응답하여 그 지연량이 각각 조절되는 구성인 것을 알 수 있다.
이와 같이, 다수의 제1 신호 지연부(411, 412, 413, 414) 및 제2 신호 지연부(431, 432, 433, 434)의 연결구성이 다른 점을 이용하여 다수의 제1 신호 지연부(411, 412, 413, 414) 및 다수의 제2 신호 지연부(431, 432, 433, 434)가 각각이 갖는 지연량이 완전히 다르게 설정될 수 있다.
즉, 도 4a에 도시된 것과 같이 다수의 제1 신호 지연부(411, 412, 413, 414) 및 제2 신호 지연부(431, 432, 433, 434) 구성이 개시되는 경우, 다수의 제1 신호 지연부(411, 412, 413, 414) 각각 및 제2 신호 지연부(431, 432, 433, 434) 각각은 서로 다른 지연량을 갖는 범위 내에서 서로 독립적으로 지연량을 설정해야만 다수의 지연된 입력신호(PU[1:4], PD[1:4])가 적절한 지연량 차이를 갖는 상태로 생성될 수 있다. 예컨대, 제1 신호 지연부<1>(411) 및 제2 신호 지연부<1>(431)가 '10p'의 지연량을 갖는 상태로 설정되면, 제1 신호 지연부<2> 내지 제1 신호 지연부<4>(412, 413, 414) 및 제2 신호 지연부<2> 내지 제2 신호 지연부<4>(432, 433, 434)는 '10p'의 지연량보다는 더 크거나 더 작은 지연량을 갖는 상태로 설정되어야만 한다.
하지만, 도 4d에 도시된 것과 같이 다수의 제1 신호 지연부(411, 412, 413, 414) 및 제2 신호 지연부(431, 432, 433, 434)의 구성이 개시되는 경우, 다수의 제1 신호 지연부(411, 412, 413, 414) 각각 및 다수의 제2 신호 지연부(431, 432, 433, 434) 각각이 완전히 같은 지연량을 갖는다고 해도 다수의 지연된 입력신호(PU[1:4], PD[1:4])가 적절한 지연량 차이를 갖는 상태로 생성될 수 있다. 예컨대, 제1 신호 지연부<1>(411) 및 제2 신호 지연부<1>(431)가 '10p'의 지연량을 갖는 상태로 설정될 때, 제1 신호 지연부<2> 내지 제1 신호 지연부<4>(412, 413, 414) 및 제2 신호 지연부<2> 내지 제2 신호 지연부<4>(432, 433, 434)도 '10p'의 지연량을 갖는 상태를 포함하여 더 크거나 더 작은 지연량을 갖는 상태로 설정될 수 있다.
참고로, 도 4a에 도시된 다수의 제1 신호 지연부 각각(411, 412, 413, 414) 및 제2 신호 지연부 각각(431, 432, 433, 434)과 도 4d에 도시된 다수의 제1 신호 지연부 각각(411, 412, 413, 414) 및 제2 신호 지연부 각각(431, 432, 433, 434)의 상세회로는 도 4e에 도시된 바와 같이, 저항(resistor)와 커패시터(capacitor) 등을 통해 구현될 수 있으며, 슬루율 제어신호(SW_CTRL)에 따라 다수의 제1 신호 지연부 각각(411, 412, 413, 414) 및 다수의 제2 신호 지연부 각각(431, 432, 433, 434)의 지연량이 변동하는 동작도 퓨즈(fuse)나 MOS 트랜지스터와 같이 간단한 스위치 회로를 통해 구현될 수 있다. 도 4e의 구성은 이미 공지된 구성이라고 볼 수 있으므로 여기에서는 더 자세히 설명하지 않도록 하겠다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 저전력 인터페이스 환경에서 동작하여 ODT와 같은 별도의 터미네이션 조절회로를 구비하지 못한 반도체 장치에서도 출력되는 신호의 구동력을 조절하기 위한 구동력 조절코드(SR_CTRL<1:4>)에 응답하여 출력되는 신호의 슬루율이 함께 조절되도록 함으로써 데이터 아이(data eye)를 확보하는 효과가 있다. 즉, 출력되는 신호의 신뢰성을 크게 향상시킬 수 있다.
이로 인해, 저전력 인터페이스 환경에서 동작하여 ODT와 같은 별도의 터미네이션 조절회로를 구비하지 못한 반도체 장치에서도 임피던스 저항값이 상대적으로 큰 값으로 증가되는 경우에도 안정적으로 데이터 아이(data eye)를 확보할 수 있기 때문에 보다 넓은 범위의 임피던스 매칭 동작이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100 : 풀 업 구동동작부 120 : 풀 다운 구동동작부
104, 105, 106, 107 : 다수의 풀 업 구동부
124, 125, 126, 127 : 다수의 풀 다운 구동부
300 : 구동동작부 310, 350 : 슬루율 조절부
310 : 신호 지연동작부 350 : 슬루율 제어신호 생성부
301, 302, 303, 304 : 다수의 구동부
311, 312, 313, 314 : 다수의 신호 지연부
3011, 3021, 3031, 3041 : 다수의 프리 구동부
3021, 3022, 3023, 3024 : 다수의 메인 구동부
400 : 제1 구동부 420 : 제2 구동부
410, 430, 450 : 슬루율 조절부
410 : 제1 신호 지연부 430 : 제2 신호 지연부
450 : 슬루율 제어신호 생성부
401, 402, 403, 404 : 다수의 제1 구동부
421, 422, 423, 424 : 다수의 제2 구동부
411, 412, 413, 414 : 다수의 제1 신호 지연부
431, 432, 433, 434 : 다수의 제2 신호 지연부
4011, 4021, 4031, 4041 : 다수의 제1 프리 구동부
4211, 4221, 4231, 4241 : 다수의 제2 프리 구동부
4021, 4022, 4023, 4024 : 다수의 제1 메인 구동부
4221, 4222, 4223, 4224 : 다수의 제1 메인 구동부

Claims (20)

  1. 입력신호에 응답하여 출력노드를 구동하되, 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 구동부; 및
    상기 구동력 조절코드에 응답하여 상기 출력노드에 실린 신호의 슬루율을 조절하는 슬루율 조절부를 구비하며,
    상기 슬루율 조절부는, 상기 구동력 조절코드에 응답하여 슬루율 제어신호를 생성하는 슬루율 제어신호 생성부, 및 상기 입력신호에 서로 다른 지연량을 각각 적용하여 상기 다수의 구동부에 각각 전달하되, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되는 다수의 신호 지연부를 구비하고,
    상기 다수의 신호 지연부는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 지연부를 통해 상기 입력신호를 입력받아 단계적으로 지연시켜 상기 다수의 구동부에 각각 전달하며, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬루율 제어신호 생성부는,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 설정된 개수보다 큰 경우, 상기 슬루율 제어신호를 활성화시켜 출력하고,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 상기 설정된 개수보다 작은 경우, 상기 슬루율 제어신호를 비활성화시켜 출력하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 슬루율 제어신호 생성부는,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 많으면 많을수록, 상기 슬루율 제어신호의 값을 증가시켜 출력하고,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 적으면 적을수록, 상기 슬루율 제어신호의 값을 감소시켜 출력하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 다수의 구동부는,
    상기 다수의 신호 지연부를 통해 각각 인가되는 지연된 상기 입력신호에 응답하여 다수의 구동제어신호를 생성하되, 상기 구동력 조절코드에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 프리 구동부; 및
    상기 다수의 구동제어신호에 각각 응답하여 상기 출력노드를 각각 구동하는 다수의 메인 구동부를 구비하는 반도체 장치.
  8. 제1 논리레벨을 갖는 입력신호에 응답하여 출력노드를 구동하되, 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 제1 구동부;
    제2 논리레벨을 갖는 상기 입력신호에 응답하여 상기 출력노드를 구동하되, 상기 구동력 조절코드에 응답하여 각각 온/오프가 결정되는 다수의 제2 구동부; 및
    상기 구동력 조절코드에 응답하여 상기 출력노드에 실린 신호의 슬루율을 조절하는 슬루율 조절부를 구비하며,
    상기 슬루율 조절부는, 상기 구동력 조절코드에 응답하여 슬루율 제어신호를 생성하는 슬루율 제어신호 생성부와, 상기 제1 논리레벨을 갖는 상기 입력신호에 서로 다른 지연량을 각각 적용하여 상기 다수의 제1 구동부에 각각 전달하되, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되는 다수의 제1 신호 지연부, 및 상기 제2 논리레벨을 갖는 상기 입력신호에 서로 다른 지연량을 각각 적용하여 상기 다수의 제2 구동부에 각각 전달하되, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되는 다수의 제2 신호 지연부를 구비하고,
    상기 다수의 제1 신호 지연부는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 지연부를 통해 상기 제1 논리레벨을 갖는 상기 입력신호를 입력받아 단계적으로 지연시켜 상기 다수의 제1 구동부에 각각 전달하며, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되며,
    상기 다수의 제2 신호 지연부는, 설정된 순서대로 직렬로 연결되어, 가장 앞쪽 지연부를 통해 상기 제2 논리레벨을 갖는 상기 입력신호를 입력받아 단계적으로 지연시켜 상기 다수의 제2 구동부에 각각 전달하며, 상기 슬루율 제어신호에 응답하여 그 지연량이 각각 조절되는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 슬루율 제어신호 생성부는,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 설정된 개수보다 큰 경우, 상기 슬루율 제어신호를 활성화시켜 출력하고,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 상기 설정된 개수보다 작은 경우, 상기 슬루율 제어신호를 비활성화시켜 출력하는 반도체 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 슬루율 제어신호 생성부는,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 많으면 많을수록, 상기 슬루율 제어신호의 값을 증가시켜 출력하고,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 적으면 적을수록, 상기 슬루율 제어신호의 값을 감소시켜 출력하는 반도체 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 다수의 제1 구동부는,
    상기 다수의 제1 신호 지연부를 통해 각각 인가되는 상기 제1 논리레벨을 갖는 지연된 상기 입력신호에 응답하여 다수의 제1 구동제어신호를 생성하되, 상기 구동력 조절코드에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 제1 프리 구동부; 및
    상기 다수의 제1 구동제어신호에 각각 응답하여 상기 출력노드를 각각 구동하는 다수의 제1 메인 구동부를 구비하는 반도체 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 다수의 제2 구동부는,
    상기 다수의 제2 신호 지연부를 통해 각각 인가되는 상기 제2 논리레벨을 갖는 지연된 상기 입력신호에 응답하여 다수의 제2 구동제어신호를 생성하되, 상기 구동력 조절코드에 응답하여 그 동작이 각각 온/오프 제어되는 다수의 제2 프리 구동부; 및
    상기 다수의 제2 구동제어신호에 각각 응답하여 상기 출력노드를 각각 구동하는 다수의 제2 메인 구동부를 구비하는 반도체 장치.
  16. 입력신호에 서로 다른 다수의 지연량을 각각 적용하여 다수의 지연된 입력신호를 출력하되, 구동력 조절코드에 응답하여 상기 다수의 지연량 각각의 크기가 조절되는 슬루율 조절단계; 및
    상기 구동력 조절코드에 응답하여 상기 다수의 지연된 입력신호 중 설정된 개수의 지연된 입력신호를 선택하고, 선택된 신호에 병렬로 응답하여 출력노드를 구동하는 구동력 조절단계를 포함하며,
    상기 슬루율 조절단계는, 상기 구동력 조절코드에 응답하여 슬루율 제어신호를 생성하는 단계, 및 다수의 직렬지연단계를 통해 상기 입력신호를 순차적으로 지연시켜 상기 다수의 지연된 입력신호로서 출력하되, 상기 슬루율 제어신호에 응답하여 상기 다수의 직렬지연단계의 지연량이 각각 조절되는 단계를 포함하는 반도체 장치의 동작방법.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 슬루율 제어신호를 생성하는 단계는, 상기 구동력 조절코드 중 활성화되는 비트의 개수가 설정된 개수보다 큰 경우, 상기 슬루율 제어신호를 활성화시켜 출력하는 단계; 및 상기 구동력 조절코드 중 활성화되는 비트의 개수가 상기 설정된 개수보다 작은 경우, 상기 슬루율 제어신호를 비활성화시켜 출력하는 단계를 포함하는 반도체 장치의 동작방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 슬루율 제어신호를 생성하는 단계는,
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 많으면 많을수록, 상기 슬루율 제어신호의 값을 증가시켜 출력하는 단계; 및
    상기 구동력 조절코드 중 활성화되는 비트의 개수가 적으면 적을수록, 상기 슬루율 제어신호의 값을 감소시켜 출력하는 단계를 포함하는 반도체 장치의 동작방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 구동력 조절단계는,
    상기 구동력 조절코드에 응답하여 제1 논리레벨을 갖는 상기 다수의 지연된 입력신호 중 상기 설정된 개수의 상기 제1 논리레벨을 갖는 지연된 입력신호를 선택하고, 선택된 신호에 병렬로 응답하여 출력노드를 풀 업 구동하는 단계; 및
    상기 구동력 조절코드에 응답하여 제2 논리레벨을 갖는 상기 다수의 지연된 입력신호 중 상기 설정된 개수의 상기 제2 논리레벨을 갖는 지연된 입력신호를 선택하고, 선택된 신호에 병렬로 응답하여 상기 출력노드를 풀 다운 구동하는 단계를 포함하는 반도체 장치의 동작방법.
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