JP2011120193A - データ出力回路 - Google Patents

Abstract

【課題】プリエンファシスまたはディエンファシスのためのドライバの追加がなくても、プリエンファシスまたはディエンファシス動作を行えるデータ出力回路を提供すること。
【解決手段】インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段３１１、３１２を備え、前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第１のグループと前記駆動手段をオフさせる値を有する第２のグループとに分けられ、プリエンファシス期間の間には、前記第２のグループによる制御を受ける駆動手段の全部または一部がターンオンされる。
【選択図】図３

Description

本発明は、各種の半導体チップにおいて、様々な形式のデータを出力するために用いられるデータ出力回路に関する。

図１は、従来のデータ出力回路を示した図である。

図１に示すように、データ伝送回路は、出力部１１０およびプリエンファシス部１２０を備えて構成される。

出力部１１０は、データパッドを介してチップ外部にデータを出力する出力ドライバ（ｏｕｔｐｕｔ ｄｒｉｖｅｒ）であって、プルアップドライバ１１１およびプルダウンドライバ１１２を備えて構成される。プルアップドライバ１１１は、データＰ＿ＤＡＴＡが「ハイ」レベルであるとき、ターンオンされてデータパッドＤＱをプルアップ駆動する。プルアップドライバ１１１がデータパッドＤＱをプルアップ駆動すると、データパッドＤＱのレベルは「ハイ」レベルになり、チップ外部には「ハイ」データが出力される。プルダウンドライバ１１２は、データＮ＿ＤＡＴＡが「ロー」レベルであるとき、ターンオンされてデータパッドＤＱをプルダウン駆動する。プルダウンドライバ１１２がデータパッドＤＱをプルダウン駆動すると、データパッドＤＱのレベルは「ロー」レベルになり、チップ外部には「ロー」データが出力される。プルアップドライバ１１１およびプルダウンドライバ１１２に入力されるインピーダンス調整コードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞は、プルアップドライバ１１１とプルダウンドライバ１１２との抵抗値を調整するコードであるが、このようなコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞は、ＺＱパッドの近傍に位置したキャリブレーション（ｃａｌｉｂｒａｔｉｏｎ）回路で生成される。まとめると、出力部１１０のプルアップドライバ１１１がターンオンされるか、またはプルダウンドライバ１１２がターンオンされるかは、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡの論理値に応じて決定され、ターンオンの際、プルアップドライバ１１１とプルダウンドライバ１１２とがどのような抵抗値を有するかは、インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞）によって決定される。

プリエンファシス部１２０は、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡの遷移時に出力データの駆動力を増大させプリエンファシス動作を行う。プリエンファシス部１２０は、プルアップエンファシスドライバ１２１およびプルダウンエンファシスドライバ１２２を備える。プルアップエンファシスドライバ１２１は、エンファシスデータＰＰＥ＿ＤＡＴＡが「ハイ」であるとき、ターンオンされてデータパッドＤＱを「ハイ」レベルで駆動し、プルダウンエンファシスドライバ１２２は、エンファシスデータＮＰＥ＿ＤＡＴＡが「ロー」であるとき、ターンオンされてデータパッドＤＱを「ロー」レベルで駆動する。エンファシスデータＰＰＥ＿ＤＡＴＡは、データが「ロー」から「ハイ」に遷移するときに「ハイ」レベルを有し、エンファシスデータＮＰＥ＿ＤＡＴＡは、データが「ハイ」から「ロー」に遷移するときに「ロー」レベルを有する。プリエンファシス部１２０は、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡが遷移する瞬間に出力部１１０とともにデータパッドＤＱを駆動することにより、データの駆動力を増加させる。プリエンファシス部１２０に入力されるコードＰＰＲＥ＜０：２＞、ＮＰＲＥ＜０：２＞は、プリエンファシス部１２０のインピーダンス値を設定するコードであって、その値は、一般的にモードレジスタセットＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）によって設定される。プリエンファシス部１２０のインピーダンス値が小さいほどプリエンファシス動作が強化され、プリエンファシス部１２０のインピーダンス値が大きいほどプリエンファシス動作が弱化される。

図２は、データ出力回路（図１）の動作を示したタイミング図である。

図２に示すように、出力部１１０のプルアップドライバ１１１とプルダウンドライバ１１２とによってデータＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡがデータパッドＤＱへ駆動されることが確認できる。また、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡが遷移する期間の間にエンファシスデータＰＰＥ＿ＤＡＴＡ、ＮＰＥ＿ＤＡＴＡが活性化され、これにより、プリエンファシス部１２０が動作してデータパッドＤＱのデータがより強く駆動されることが確認できる。

プリエンファシス動作が出力回路に適用されると、出力データの特性の向上に極めて役に立つが、プリエンファシス動作のためのドライバの追加は、出力回路の面積を増加させ、出力端のキャパシタを増加させて、スルーレートが減少するという短所を有する。

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、プリエンファシスまたはディエンファシスのためのドライバの追加がなくても、プリエンファシスまたはディエンファシス動作を行うことができるデータ出力回路を提供することにある。

そこで、上記の目的を達成するために、本発明に係るデータ出力回路は、インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段を備え、前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第１のグループと前記駆動手段をターンオフさせる値を有する第２のグループとに分けられ、プリエンファシス期間の間には、前記第２のグループのインピーダンスコードによる制御を受ける前記駆動手段の全部または一部がターンオンされることを特徴とする。

前記プリエンファシス期間の間に、前記第２のグループのインピーダンスコードによる制御を受ける前記駆動手段のうち、ターンオンされる前記駆動手段の個数はプリエンファシスコードによって決定されることを特徴とする。

また、上記の目的を達成するために、本発明に係るデータ出力回路は、複数のプルアップ抵抗を用いて出力ノードをプルアップ駆動するプルアップ駆動部と、複数のプルダウン抵抗を用いて前記出力ノードをプルダウン駆動するプルダウン駆動部と、「ハイ」データの出力時に、複数の前記プルアップ抵抗をプルアップインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルアップインピーダンスコードによってターンオフされた前記プルアップ抵抗の全部または一部を改めてターンオンさせるプルアップ制御部と、「ロー」データの出力時に、複数の前記プルダウン抵抗をプルダウンインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルダウンインピーダンスコードによってターンオフされた前記プルダウン抵抗の全部または一部を改めてターンオンさせるプルダウン制御部とを備えることを特徴とする。

また、上記の目的を達成するために、本発明に係るデータ出力回路は、データ出力回路のプルアップインピーダンス値を決定するプルアップインピーダンスコードとプルダウンインピーダンス値を決定するプルダウンインピーダンスコードとを生成するインピーダンスコード生成部と、複数のプルアップ抵抗を用いてデータパッドをプルアップ駆動するプルアップ駆動部と、複数のプルダウン抵抗を用いて前記データパッドをプルダウン駆動するプルダウン駆動部と、「ハイ」データの出力時に、複数の前記プルアップ抵抗を前記プルアップインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルアップインピーダンスコードによってターンオフされた前記プルアップ抵抗の全部または一部を改めてターンオンさせるプルアップ制御部と、「ロー」データの出力時に、複数の前記プルダウン抵抗を前記プルダウンインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルダウンインピーダンスコードによってターンオフされた前記プルダウン抵抗の全部または一部を改めてターンオンさせるプルダウン制御部とを備えることを特徴とする。

さらに、上記の目的を達成するために、本発明に係るデータ出力回路は、複数のプルアップ抵抗を用いて出力ノードをプルアップ駆動するプルアップ駆動部と、複数のプルダウン抵抗を用いて前記出力ノードをプルダウン駆動するプルダウン駆動部と、「ハイ」データの出力時に、複数の前記プルアップ抵抗をプルアップインピーダンスコードによってオン・オフさせ、「ロー」データが出力されるディエンファシス期間の間には、前記プルアップ抵抗の一部をターンオンさせるプルアップ制御部と、「ロー」データの出力時に、複数の前記プルダウン抵抗をプルダウンインピーダンスコードによってオン・オフさせ、「ハイ」データが出力されるディエンファシス期間の間には、前記プルダウン抵抗の一部をターンオンさせるプルダウン制御部とを備えることを特徴とする。

本発明は、プルアップドライバ内のターンオフされた抵抗とプルダウンドライバ内のターンオフされた抵抗とを改めてターンオンさせる方法でプリエンファシス駆動を行う。したがって、プリエンファシス駆動のための追加的なドライバを必要としないため、出力回路の回路面積を減らし、出力ノードのキャパシタ値を減らすことができるという長所がある。

また、プルアップドライバおよびプルダウンドライバ内の抵抗を活用してディエンファシス駆動をするので、ディエンファシスのための追加的なドライバを必要としないという長所がある。

従来のデータ出力回路の構成を示す図である。 図１に示されたデータ出力回路の動作を説明するためのタイミング図である。 本発明の一実施形態に係るデータ出力回路の構成を示す図である。 図３のプルアップ駆動部３１１およびプルダウン駆動部３１２の構成を示す図である。 図３のプルアップ制御部３２１の構成を示す図である。 図３のプルダウン制御部３２２の構成を示す図である。 インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞を生成するキャリブレーション回路の構成を示す図である。 本発明の他の実施形態に係るデータ出力回路の構成を示す図である。 データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡとディエンファシスデータＰＤＥ＿ＤＡＴＡ、ＮＤＥ＿ＤＡＴＡとの関係を示す図である。 図８のプルアップ制御部８２１の構成を示す図である。 図８のプルダウン制御部８２２の構成を示す図である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に本発明を詳細に説明するために、本発明の最も好ましい実施形態を添付図面を参照して説明する。

図３は、本発明の一実施形態に係るデータ出力回路の構成を示す図である。

図３に示すように、データ出力回路は、出力ノードＤＱにデータＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡを出力する出力部３１０と、インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞によって出力部３１０のインピーダンス値が決定されるように制御し、プリエンファシス期間の間には、出力部３１０のインピーダンス値がインピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞によって決定される値より小さくなるように制御する制御部３２０とを備える。

出力部３１０は、プルアップ駆動部３１１およびプルダウン駆動部３１２を備えて構成される。プルアップ駆動部３１１は、並列に接続された複数のプルアップ抵抗を備えて構成され、複数のプルアップ抵抗を用いて出力ノードＤＱをプルアップ駆動する。出力ノードＤＱをプルアップ駆動するプルアップ抵抗の個数が多くなるほど、プルアップ駆動部３１１のインピーダンス値は小さくなる。インピーダンス値が小さくなるほど、プルアップ駆動部３１１の駆動力は強くなる。プルダウン駆動部３１２は、並列に接続された複数のプルダウン抵抗を備えて構成され、複数のプルダウン抵抗を用いて出力ノードＤＱをプルダウン駆動する。出力ノードＤＱをプルダウン駆動するプルダウン抵抗の個数が多くなるほど、プルダウン駆動部３１２のインピーダンス値は小さくなる。インピーダンス値が小さくなるほど、プルダウン駆動部３１２の駆動力は強くなる。

制御部３２０は、プルアップ駆動部３１１を制御するプルアップ制御部３２１およびプルダウン駆動部３１２を制御するプルダウン制御部３２２を備えて構成される。

プルアップ制御部３２１は、データＰ＿ＤＡＴＡが「ハイ」レベルであるとき、プルアップ駆動部３１１が出力ノードＤＱをプルアップ駆動するように制御する。プルアップ駆動部３１１が出力ノードＤＱを駆動するとき、プルアップ駆動部３１１内のプルアップ抵抗のうち、どの抵抗がターンオンされるかは、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞によって決定される。例えば、プルアップインピーダンスコードＰＣＯＤＥ＜０＞は、０番目のプルアップ抵抗がターンオンされるか否かを決定し、プルアップインピーダンスコードＰＣＯＤＥ＜２＞は、２番目のプルアップ抵抗がターンオンされるか否かを決定する。すなわち、プルアップ制御部３２１は、データＰ＿ＤＡＴＡが「ハイ」レベルであれば、プルアップ駆動部３１１が出力ノードＤＱをプルアップ駆動するように制御し、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞によってプルアップ駆動部３１１のインピーダンス値が決定されるように制御する。

プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞によってプルアップ駆動部３１１のインピーダンス値が最小にならない限り、プルアップ駆動部３１１を構成するプルアップ抵抗のうち一部はオフされる。プルアップ制御部３２１は、このようにオフされるプルアップ抵抗を用いてプリエンファシス駆動をする。すなわち、プリエンファシス駆動時には、ノーマル駆動時にオフされていたプルアップ抵抗を改めてターンオンすることにより、プルアップ駆動部３１１のインピーダンス値をさらに小さくさせてプリエンファシス駆動をする。例えば、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞によって０、２、４番のプルアップ抵抗がターンオンされるように設定された場合に、１、３、５番のプルアップ抵抗はオフされるが、プルアップ制御部３２１は、プリエンファシス駆動時に１、３、５番のプルアップ抵抗を改めてターンオンさせてプルアップ駆動部３１１の駆動力を強くする。

プルアッププリエンファシスデータＰＰＥ＿ＤＡＴＡは、プルアップ駆動部３１１がプリエンファシス駆動をしなければならない期間の間に「ハイ」レベルを維持する信号であり、プルアッププリエンファシスコードＰＰＲＥ＜０：２＞は、プリエンファシス駆動の強度を決めるためのコードである。プルアッププリエンファシスコードＰＰＲＥ＜０：２＞のコード値に応じてプリエンファシス動作をするときにプルアップ抵抗のうちいくつが改めてターンオンされるかが決定される。プルアッププリエンファシスコードＰＰＲＥ＜０：２＞は、モードレジスタセットＭＲＳのような初期設定によって、その値が決定され得る。

プルダウン制御部３２２は、データＮ＿ＤＡＴＡが「ロー」レベルであるとき、プルダウン駆動部３１２が出力ノードＤＱをプルダウン駆動するように制御する。プルダウン駆動部３１２が出力ノードＤＱを駆動するとき、プルダウン駆動部３１２内のプルダウン抵抗のうち、どの抵抗がターンオンされるかは、プルダウンインピーダンスコードＮＣＯＤＥ＜０：Ｎ＞によって決定される。例えば、プルダウンインピーダンスコードＮＣＯＤＥ＜１＞は、１番目のプルダウン抵抗がターンオンされるか否かを決定し、プルダウンインピーダンスコードＮＣＯＤＥ＜３＞は、３番目のプルダウン抵抗がターンオンされるか否かを決定する。すなわち、プルダウン制御部３２２は、データＮ＿ＤＡＴＡが「ロー」レベルであれば、プルダウン駆動部３１２が出力ノードＤＱをプルダウン駆動するように制御し、プルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞によってプルダウン駆動部３１２のインピーダンス値が決定されるように制御する。

プルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞によってプルダウン駆動部３１２のインピーダンス値が最小にならない限り、プルダウン駆動部３１２を構成するプルダウン抵抗のうち一部はオフされる。プルダウン制御部３２２は、このようにオフされるプルダウン抵抗を用いてプリエンファシス駆動をする。すなわち、プリエンファシス駆動時には、ノーマル駆動時にオフされていたプルダウン抵抗を改めてターンオンさせることにより、プルダウン駆動部３１２のインピーダンス値をさらに小さくさせてプリエンファシス駆動をする。例えば、プルダウンインピーダンスコードＰＣＯＤＥ＜０：５＞によって０、１、２、５番のプルダウン抵抗がターンオンされるように設定された場合に３、４番のプルダウン抵抗はオフされるが、プルダウン制御部３２２は、プリエンファシス駆動時に３、４番のプルダウン抵抗を改めてターンオンさせてプルダウン駆動部３１２の駆動力を強くする。

プルダウンプリエンファシスデータＮＰＥ＿ＤＡＴＡは、プルダウン駆動部３１２がプリエンファシス駆動をしなければならない期間の間に「ロー」レベルを維持する信号であり、プルダウンプリエンファシスコードＮＰＲＥ＜０：２＞は、プリエンファシス駆動の強度を決めるためのコードである。プルダウンプリエンファシスコードＮＰＲＥ＜０：２＞のコード値に応じてプリエンファシス動作時にプルダウン抵抗のうちいくつが改めてターンオンされるかが決定される。プルダウンプリエンファシスコードＮＰＲＥ＜０：２＞は、モードレジスタセットＭＲＳのような初期設定によって、その値が決定され得る。

データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡ、プルアッププリエンファシスデータＰＰＥ＿ＤＡＴＡ、プルダウンプリエンファシスデータＮＰＥ＿ＤＡＴＡの関係は、図２を参照すればさらに明確に理解され得る。

図３では、プルアップ制御部３２１に入力されるデータＰ＿ＤＡＴＡとプルダウン制御部３２２に入力されるデータＮ＿ＤＡＴＡとの記号を異なるように表現したが、データが出力される間に、２つのデータＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡは同一のレベルを有する。

図３の内容を簡単にまとめると、データ出力回路は、インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞によって各々オン・オフされ、出力ノードＤＱにデータＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡを出力する複数の駆動手段（出力部３１０内の抵抗）を備え、インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞は、駆動手段をターンオンさせる値を有する第１のグループ（ＰＣＯＤＥ＜０：５＞のうち、「Ｌ」値を有するコード、ＮＣＯＤＥ＜０：５＞のうち、「Ｈ」値を有するコード）と、駆動手段をオフさせる値を有する第２のグループ（ＰＣＯＤＥ＜０：５＞のうち、「Ｈ」値を有するコード、ＮＣＯＤＥ＜０：５＞のうち、「Ｌ」値を有するコード）とに分けられるが、プリエンファシス期間の間には、第２のグループの制御を受ける駆動手段の全部または一部を改めてターンオンさせて駆動力が強化されるプリエンファシス駆動が可能なようにする。

図４は、図３の出力部３１０のプルアップ駆動部３１１およびプルダウン駆動部３１２の構成を示す図である。

プルアップ駆動部３１１は、プルアップ抵抗４１０〜４１５を備えて構成され、プルアップ抵抗４１０〜４１５の各々には、トランジスタＰＭ００〜ＰＭ０５が直列に接続される。トランジスタＰＭ００〜ＰＭ０５は、プルアップ制御信号Ｐ＜０：５＞に応じてオン・オフされる。プルアップ制御信号Ｐ＜０：５＞が「ロー」であれば、トランジスタＰＭ００〜ＰＭ０５がオンされてプルアップ抵抗４１０〜４１５が出力ノードＤＱをプルアップ駆動し、プルアップ制御信号Ｐ＜０：５＞が「ハイ」であれば、トランジスタＰＭ００〜ＰＭ０５がオフされてプルアップ抵抗４１０〜４１５が出力ノードＤＱを駆動しない。

プルダウン駆動部３１２は、プルダウン抵抗４２０〜４２５を備えて構成され、プルダウン抵抗４２０〜４２５の各々には、トランジスタＮＭ００〜ＮＭ０５が直列に接続される。トランジスタＮＭ００〜ＮＭ０５は、プルダウン制御信号Ｎ＜０：５＞に応じてオン・オフされる。プルダウン制御信号Ｎ＜０：５＞が「ハイ」であれば、トランジスタＮＭ００〜ＮＭ０５がオンされてプルダウン抵抗４２０〜４２５が出力ノードＤＱをプルダウン駆動し、プルダウン制御信号Ｎ＜０：５＞が「ロー」であれば、トランジスタＮＭ００〜ＮＭ０５がオフされてプルダウン抵抗４２０〜４２５が出力ノードＤＱを駆動しない。

図４では、抵抗４１０〜４１５および抵抗４２０〜４２５と、それらをオン・オフするトランジスタＰＭ００〜０５、ＮＭ００〜０５とは別々に図示された。しかし、トランジスタＰＭ００〜０５、ＮＭ００〜０５は、それ自体で抵抗成分を有するので、抵抗４１０〜４１５、４２０〜４２５がなくても、トランジスタＮＭ００〜０５、ＰＭ００〜０５が抵抗とトランジスタとの両方の役割をするように構成され得るのは当然である。すなわち、図４に示された抵抗４１０〜４１５、４２０〜４２５を除き、トランジスタＮＭ００〜０５、ＰＭ００〜０５のみで構成されることもできる。

したがって、本発明におけるプルアップ抵抗とは、出力ノードをプルアップで駆動する抵抗または抵抗成分を有するプルアップトランジスタを意味するといえる。同様に、本発明におけるプルダウン抵抗とは、出力ノードをプルダウン駆動する抵抗または抵抗成分を有するプルダウントランジスタを意味するといえる。

図５は、図３のプルアップ制御部３２１の構成を示す図である。

図５に示すように、プルアップ制御部３２１は、プルアッププリエンファシスデータＰＰＥ＿ＤＡＴＡとプルアッププリエンファシスコードＰＰＲＥ＜０：２＞との入力を受けてプルアッププリエンファシス活性化信号Ｐ＿ＥＮ＜０：５＞を出力するＮＡＮＤゲート５１０〜５１５と、データＰ＿ＤＡＴＡを反転するインバータ５２０〜５２５と、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞に応じて、反転されたデータＰ＿ＤＡＴＡＢまたはプルアッププリエンファシス活性化信号Ｐ＿ＥＮ＜０：５＞をプルアップ制御信号Ｐ＜０：５＞として出力する選択部５３０〜５３５とを備えて構成される。

プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞が「ロー」であれば、選択部５３０〜５３５は反転されたデータＰ＿ＤＡＴＡＢを選択してプルアップ制御信号Ｐ＜０：５＞として出力し、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞が「ハイ」であれば、選択部５３０〜５３５はプルアッププリエンファシス活性化信号Ｐ＿ＥＮ＜０：５＞を制御信号Ｐ＜０：５＞として出力する。したがって、「ロー」であるプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞の入力を受ける選択部５３０〜５３５から出力されるプルアップ制御信号Ｐ＜０：５＞は、データＰ＿ＤＡＴＡが「ハイ」レベルであれば「ロー」レベルに活性化されてプルアップ抵抗４１０〜４１５をターンオンさせる。

また、「ハイ」であるプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞の入力を受ける選択部５３０〜５３５から出力されるプルアップ制御信号Ｐ＜０：５＞は、プルアッププリエンファシスデータＰＰＥ＿ＤＡＴＡとプルアッププリエンファシスコードＰＰＲＥ＜０：２＞とが共に「ハイ」レベルであれば「ロー」レベルに活性化されてプルアップ抵抗４１０〜４１５をターンオンさせる。

下記の表１は、プルアップ制御部３２１によってプルアップ抵抗４１０〜４１５がターンオン（TURN ON）されるための条件をまとめた表である。表１の右端列に示すプルアップ抵抗４１０〜４１５について表１の左側の対応する条件が満たされて始めてプルアップ抵抗４１０〜４１５がそれぞれターンオンされる。例えば、プルアップ抵抗４１０は、Ｐ＿ＤＡＴＡ＝「Ｈ」、ＰＣＯＤＥ＜０＞＝「Ｌ」の条件が満たされるか、又はＰ＿ＤＡＴＡ＝「Ｈ」、ＰＣＯＤＥ＜０＞＝「Ｈ」、ＰＰＥ＿ＤＡＴＡ＝「Ｈ」、ＰＰＲＥ＜０＞＝「Ｈ」の条件が満たされて始めてターンオンされる。

表１を参照すると、ノーマル駆動時には、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞の「ロー」値に対応する抵抗がターンオンされ、プリエンファシス駆動時（ＰＰＥ＿ＤＡＴＡ＝「Ｈ」）には、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞の「ハイ」値に対応する抵抗のうち、プルアッププリエンファシスコードＰＰＲＥ＜０：２＞の「ハイ」値に対応する抵抗が改めてターンオンされることが確認できる。

図６は、図３のプルダウン制御部３２２の構成を示す図である。

図６に示すように、プルダウン制御部３２２は、プルダウンプリエンファシスデータＮＰＥ＿ＤＡＴＡとプルダウンプリエンファシスコードＮＰＲＥ＜０：２＞との入力を受けてプルダウンプリエンファシス活性化信号Ｎ＿ＥＮ＜０：５＞を出力するＮＯＲゲート６１０〜６１５と、データＮ＿ＤＡＴＡを反転するインバータ６２０〜６２５と、プルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞に応じて、反転されたデータＮ＿ＤＡＴＡＢまたはプルダウンプリエンファシス活性化信号Ｎ＿ＥＮ＜０：５＞をプルダウン制御信号Ｎ＜０：５＞として出力する選択部６３０〜６３５とを備えて構成される。

プルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞が「ハイ」であれば、選択部６３０〜６３５は、反転されたデータＮ＿ＤＡＴＡＢを選択してプルダウン制御信号Ｎ＜０：５＞として出力し、プルアップインピーダンスコードＮＣＯＤＥ＜０：５＞が「ロー」であれば、選択部６３０〜６３５は、プルダウンプリエンファシス活性化信号Ｎ＿ＥＮ＜０：５＞をプルダウン制御信号Ｎ＜０：５＞でとして出力する。したがって、「ハイ」であるプルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞の入力を受ける選択部６３０〜６３５から出力されるプルダウン制御信号Ｎ＜０：５＞は、データＮ＿ＤＡＴＡが「ロー」レベルであれば「ハイ」レベルに活性化されてプルダウン抵抗４２０〜４２５をターンオンさせる。

また、「ロー」であるプルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞の入力を受ける選択部６３０〜６３５から出力されるプルダウン制御信号Ｎ＜０：５＞は、プルダウンプリエンファシスデータＮＰＥ＿ＤＡＴＡとプルダウンプリエンファシスコードＮＰＲＥ＜０：２＞とが共に「ロー」レベルであれば「ハイ」レベルに活性化されてプルダウン抵抗４２０〜４２５をターンオンさせる。

下記の表２は、プルダウン制御部３２２によってプルダウン抵抗４２０〜４２５がターンオンされるための条件をまとめた表である。表２の右端列に示す抵抗４２０〜４２５について表２の左側の対応する条件が全て満たされて始めて抵抗４２０〜４２５がそれぞれターンオンされる。例えば、プルダウン抵抗４２０は、Ｎ＿ＤＡＴＡ＝「Ｌ」、ＮＣＯＤＥ＜０＞＝「Ｈ」の条件が満たされるか、Ｎ＿ＤＡＴＡ＝「Ｌ」、ＮＣＯＤＥ＜０＞＝「Ｌ」、ＮＰＥ＿ＤＡＴＡ＝「Ｌ」、ＮＰＲＥ＜０＞＝「Ｌ」の条件が満たされて始めてターンオンされる。

表２を参照すると、ノーマル駆動時には、プルダウンインピーダンスコードＮＣＯＤＥ＜０：Ｎ＞の「ハイ」値に対応する抵抗がターンオンされ、プリエンファシス駆動時、ＮＰＥ＿ＤＡＴＡ＝「Ｌ」には、プルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞の「ロー」値に対応する抵抗のうち、プルダウンプリエンファシスコードＮＰＲＥ＜０：２＞の「ロー」値に対応する抵抗が改めてターンオンされることが確認できる。

図７は、インピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞を生成するキャリブレーション回路の構成を示す図である。

ＤＤＲ３のような半導体装置（SDRAM）では、図７のようなキャリブレーション回路がＺＱパッドに備えられ、図３のようなデータ出力回路はデータパッドＤＱに備えられる。すなわち、半導体装置内にインピーダンスコードＰＣＯＤＥ＜０：５＞、ＮＣＯＤＥ＜０：５＞を生成する回路（図７）とデータを出力するための回路（図３）とが備えられる。

図７に示すように、キャリブレーション回路は、プルアップキャリブレーション抵抗部７１０と、ダミーキャリブレーション抵抗部７２０と、プルダウンキャリブレーション抵抗部７３０と、第１の比較器および第２の比較器７０３、７０４と、第１のカウンタおよび第２のカウンタ７０５、７０６とを備える。

プルアップキャリブレーション抵抗部７１０は、プルアップインピーダンスコードＰＣＯＤＥ＜０：５＞の入力を受けてオン・オフされる複数の並列抵抗を備えて構成される。ダミーキャリブレーション抵抗部７２０は、プルアップキャリブレーション抵抗部７１０と同様に構成され、プルダウンキャリブレーション抵抗部７３０には、プルダウンインピーダンスキャリブレーションコードＮＣＯＤＥ＜０：５＞の入力を受けてオン・オフされる複数の並列抵抗を備えて構成される。

その動作をみると、第１の比較器７０３は、ＺＱパッドに接続される外部抵抗７０１とプルアップキャリブレーション抵抗部７１０とを接続して生成されるＺＱノードの電圧と基準電圧ＶＲＥＦ（一般的にＶＤＤ／２に設定される）とを比較して、その結果を出力する。したがって、第１の比較器７０３の出力信号は、外部抵抗７０１の抵抗値がより大きいかまたはプルアップキャリブレーション抵抗部７１０の抵抗値がより大きいかによって変わる。

第１のカウンタ７０５は、第１の比較器７０３の出力信号に応じてプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞をカウントする。生成されたプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞は、プルアップキャリブレーション抵抗部７１０内の並列抵抗をオン・オフして抵抗値を調整する。調整されたプルアップキャリブレーション抵抗部７１０の抵抗値は、さらにＺＱノードの電圧に影響を与え、前記したような動作が繰り返される。すなわち、プルアップキャリブレーション抵抗部７１０の全体抵抗値が外部抵抗７０１の抵抗値と同一になるよう、プルアップキャリブレーション抵抗部７１０がキャリブレーションされる。

上述したプルアップキャリブレーション過程中に生成されるプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞は、ダミーキャリブレーション抵抗部７２０に入力される。ダミーキャリブレーション抵抗部７２０は、プルアップキャリブレーション抵抗部７１０と同様に構成され、同一のコードＰＣＯＤＥ＜０：５＞の入力を受けるので、２つの抵抗部７１０、７２０の抵抗値は同一になる。これから、プルダウンキャリブレーション動作に対して説明する。プルダウンキャリブレーション動作は、プルアップキャリブレーション動作と同様に、第２の比較器７０４および第２のカウンタ７０６を用いてノードＡの電圧と基準電圧ＶＲＥＦとが同一になるように、すなわち、プルダウンキャリブレーション抵抗部７３０の全体抵抗値がダミーキャリブレーション抵抗部７２０の全体抵抗値と同一になるようにキャリブレーションされる。

キャリブレーション回路によって生成されたプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞とプルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞とは、データ出力回路のプルアップ駆動部３１１とプルダウン駆動部３１２とのインピーダンス値を決定する。

図８は、本発明の別の実施形態に係るデータ出力回路の構成を示す図である。

図８に示すように、データ出力回路は、出力部８１０および制御部８２０を備える。出力部８１０は、図３の実施形態と同様に構成されることができ、制御部８２０の構成が図３と異なる。図３の実施形態では、出力部３１０がノーマル駆動およびプリエンファシス駆動をするように制御する制御部３２０が提示されたが、図８の実施形態では、出力部８１０がノーマル駆動およびディエンファシス駆動をするように制御する制御部８２０が提示される。

制御部８２０は、プルアップ駆動部８１１を制御するプルアップ制御部８２１とプルダウン駆動部８１２を制御するプルダウン制御部８２２とを備えて構成される。

プルアップ制御部８２１は、データＰ＿ＤＡＴＡの「ハイ」出力時に複数のプルアップ抵抗をプルアップインピーダンスコードＰＣＯＤＥ＜０：５＞に応じてオン・オフさせ、データＰ＿ＤＡＴＡが「ロー」で出力されるディエンファシス期間の間（ＰＤＥ＿ＤＡＴＡ＝「Ｈ」である期間の間）には、プルアップ抵抗の一部をターンオンさせる。また、プルダウン制御部８２２は、データＮ＿ＤＡＴＡの「ロー」出力時に複数のプルダウン抵抗をプルダウンインピーダンスコードＮＣＯＤＥ＜０：５＞に応じてオン・オフさせ、データＮ＿ＤＡＴＡが「ハイ」で出力されるディエンファシス期間の間（ＮＤＥ＿ＤＡＴＡ＝「Ｌ」である期間の間）には、プルダウン抵抗の一部をターンオンさせる。

ディエンファシス駆動とは、プルアップ駆動部８１１の駆動力が強くて、出力ノードＤＱのレベルが高くなり過ぎたり、プルダウン駆動部８１２の駆動力が強くて、出力ノードのレベルが低くなり過ぎたりすることを防ぐための駆動をいう。したがって、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡの「ハイ」出力中に（プルアップ駆動部８１１の駆動中に）プルダウン駆動部８１２を弱く駆動すれば、出力ノードＤＱのレベルが高くなり過ぎることを防ぐディエンファシス駆動をすることができ、「ロー」データの出力中に（プルダウン駆動部８１２の駆動中に）プルアップ駆動部８１１を弱く駆動すれば、出力ノードＤＱのレベルが低くなり過ぎることを防ぐディエンファシス駆動をすることができる。

プルアップ制御部８２１は、出力ノードＤＱにデータＰ＿ＤＡＴＡが「ロー」で出力される期間において、第１のディエンファシスデータＰＤＥ＿ＤＡＴＡが「ハイ」に活性化されると、プルアップ駆動部８１１内の一部の抵抗が第１のディエンファシスコードＰＤＥ＜０:２＞によってターンオンされるように制御してディエンファシス駆動が可能なようにする。また、プルダウン制御部８２２は、出力ノードＤＱにデータＮ＿ＤＡＴＡが「ハイ」で出力される期間において、第２のディエンファシスデータＮＤＥ＿ＤＡＴＡが「ロー」に活性化されると、プルダウン駆動部８１２内の一部の抵抗が第２のディエンファシスコードＮＤＥ＜０:２＞によってターンオンされるように制御してディエンファシス駆動が可能なようにする。このような動作によって、ディエンファシス駆動のためのドライバの追加がなく、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡを出力する出力部８１０だけでもディエンファシス動作が可能になる。

図９は、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡとディエンファシスデータＰＤＥ＿ＤＡＴＡ、ＮＤＥ＿ＤＡＴＡとの関係を示した図である。

図９に示すように、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡが「ハイ」である期間において、出力ノードＤＱのレベルが高くなり過ぎることを防止するために、第２のディエンファシスデータＮＤＥ＿ＤＡＴＡが「ロー」に活性化されることが確認できる。また、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡが「ロー」である期間において、出力ノードＤＱのレベルが低くなり過ぎることを防止するために、第１のディエンファシスデータＰＤＥ＿ＤＡＴＡが「ハイ」に活性化されることが確認できる。ディエンファシスデータＰＤＥ＿ＤＡＴＡ、ＮＤＥ＿ＤＡＴＡは図９のように、データＰ＿ＤＡＴＡ、Ｎ＿ＤＡＴＡが所定時間以上同一レベルで出力されれば活性化される。

図１０は、図８のプルアップ制御部８２１の構成を示す図である。

プルアップ制御部８２１は、図５に示されたプルアップ制御部３２１と同様に構成されるが、プルアッププリエンファシスデータＰＰＥ＿ＤＡＴＡの代りに、第１のディエンファシスデータＰＤＥ＿ＤＡＴＡの入力を受け、プルアッププリエンファシスコードＰＰＲＥ＜０：２＞の代りに、第１のディエンファシスコードＰＤＥ＜０:２＞の入力を受けるという相違点を有する。

データＰ＿ＤＡＴＡが「ハイ」である期間において、プルアップ制御部８２１は、プルアップインピーダンスコードＰＣＯＤＥ＜０:Ｎ＞によってプルアップ抵抗４１０〜４１５をオン・オフさせる。そして、データＰ＿ＤＡＴＡが「ロー」である期間において、第１のディエンファシスデータＰＤＥ＿ＤＡＴＡが「ハイ」に活性化されると、第１のディエンファシスコードＰＤＥ＜０:２＞によってプルアップ抵抗４１０〜４１５の一部をターンオンさせてディエンファシス駆動が可能なようにする。

下記の表３は、プルアップ制御部８２１によってプルアップ抵抗４１０〜４１５がターンオンされるための条件をまとめた表である。表３の右端列に示す抵抗４１０〜４１５のそれぞれについて表３の左側の対応する条件が満たされて始めて抵抗４１０〜４１５がターンオンされる。例えば、プルアップ抵抗４１０は、Ｐ＿ＤＡＴＡ＝「Ｈ」、ＰＣＯＤＥ＜０＞＝「Ｌ」の条件が満たされるか、またはＰ＿ＤＡＴＡ＝「Ｌ」、ＰＣＯＤＥ＜０＞＝「Ｈ」、ＰＤＥ＿ＤＡＴＡ＝「Ｈ」、ＰＤＥ＜０＞＝「Ｈ」の条件が満たされて始めてターンオンされる。

表３を参照すれば、データＰ＿ＤＡＴＡが「ロー」であっても、ディエンファシス駆動時には、プルアップ駆動部３２１内のプルアップ抵抗４１０〜４１５のうちの一部がターンオンされることが確認できる。

図１１は、図８のプルダウン制御部８２２の構成を示す図である。

プルダウン制御部８２２は、図６に示されたプルダウン制御部３２２と同様に構成されるが、プルダウンプリエンファシスデータＮＰＥ＿ＤＡＴＡの代りに、第２のディエンファシスデータＮＤＥ＿ＤＡＴＡの入力を受け、プルダウンプリエンファシスコードＮＰＲＥ＜０：２＞の代りに、第２のディエンファシスコードＮＤＥ＜０:２＞の入力を受けるという相違点を有する。

データＮ＿ＤＡＴＡが「ロー」である期間において、プルダウン制御部８２２は、プルダウンインピーダンスコードＮＣＯＤＥ＜０:５＞によってプルダウン抵抗４２０〜４２５をオン・オフさせる。そして、データＮ＿ＤＡＴＡが「ハイ」である期間において、第２のディエンファシスデータＮＤＥ＿ＤＡＴＡが「ロー」に活性化されると、第２のディエンファシスコードＮＤＥ＜０:２＞によってプルダウン抵抗４２０〜４２５の一部をターンオンさせてディエンファシス駆動が可能なようにする。

下記の表４は、プルダウン制御部８２２によってプルダウン抵抗４２０〜４２５がターンオンされるための条件をまとめた表である。表４の右端列に示す抵抗４２０〜４２５のそれぞれについて表４の左側の対応する条件が満たされて始めて抵抗４２０〜４２５がターンオンされる。例えば、プルダウン抵抗４２０は、Ｎ＿ＤＡＴＡ＝「Ｌ」、ＮＣＯＤＥ＜０＞＝「Ｈ」の条件が満たされるか、Ｎ＿ＤＡＴＡ＝「Ｈ」、ＮＣＯＤＥ＜０＞＝「Ｌ」、ＮＤＥ＿ＤＡＴＡ＝「Ｌ」、ＮＤＥ＜０＞＝「Ｌ」の条件が満たされて始めてターンオンされる。

表４を参照すれば、データＮ＿ＤＡＴＡが「ハイ」であっても、ディエンファシス駆動時には、プルダウン駆動部３２２内のプルダウン抵抗４２０〜４２５のうち一部がターンオンされることが確認できる。

本発明の技術的思想は上記好ましい実施形態によって具体的に説明されたが、上記の実施形態はその説明のためのものであり、その制限のためのものではないということに注意すべきである。また、当業者であれば、本発明の技術的思想の範囲内で様々な実施形態が可能であることが理解できるであろう。

Claims (16)

1. インピーダンスコードによって各々オン・オフされ、出力ノードにデータを出力する複数の駆動手段を備え、
   前記インピーダンスコードが、前記駆動手段をターンオンさせる値を有する第１のグループと前記駆動手段をターンオフさせる値を有する第２のグループとに分けられ、
   プリエンファシス期間の間には、前記第２のグループのインピーダンスコードによる制御を受ける前記駆動手段の全部または一部が、ターンオンされることを特徴とするデータ出力回路。
2. 前記プリエンファシス期間の間に、前記第２のグループのインピーダンスコードによる制御を受ける前記駆動手段のうち、ターンオンされる前記駆動手段の数が、プリエンファシスコードによって決定されることを特徴とする請求項１に記載のデータ出力回路。
3. 複数のプルアップ抵抗を用いて出力ノードをプルアップ駆動するプルアップ駆動部と、
   複数のプルダウン抵抗を用いて前記出力ノードをプルダウン駆動するプルダウン駆動部と、
   「ハイ」データの出力時に、複数の前記プルアップ抵抗をプルアップインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルアップインピーダンスコードによってターンオフされた前記プルアップ抵抗の全部または一部を改めてターンオンさせるプルアップ制御部と、
   「ロー」データの出力時に、複数の前記プルダウン抵抗をプルダウンインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルダウンインピーダンスコードによってターンオフされた前記プルダウン抵抗の全部または一部を改めてターンオンさせるプルダウン制御部と、を備える
   ことを特徴とするデータ出力回路。
4. 前記プルアップ制御部が前記プリエンファシス期間の間に、前記プルアップ抵抗のうちのいくつを改めてターンオンさせるかは、プルアッププリエンファシスコードによって決定され、
   前記プルダウン制御部が前記プリエンファシス期間の間に、前記プルダウン抵抗のうちのいくつを改めてターンオンさせるかは、プルダウンプリエンファシスコードによって決定されることを特徴とする請求項３に記載のデータ出力回路。
5. 前記プルアップ制御部が、
   前記プルアップインピーダンスコードに応じて、出力データまたはプルアッププリエンファシス活性化信号を前記プルアップ抵抗に伝達する複数の選択部を備えることを特徴とする請求項３に記載のデータ出力回路。
6. 前記選択部が、
   自身の出力信号が伝達される前記プルアップ抵抗が前記プルアップインピーダンスコードによってターンオンされるように設定される場合には、前記出力データを選択して出力し、
   自身の出力信号が伝達される前記プルアップ抵抗が前記プルアップインピーダンスコードによってターンオフされるように設定される場合には、前記プルアッププリエンファシス活性化信号を選択して出力することを特徴とする請求項５に記載のデータ出力回路。
7. 前記プルアッププリエンファシス活性化信号が、
   プルアッププリエンファシスデータとプルアッププリエンファシスコードとを組み合わせて生成された信号であることを特徴とする請求項５に記載のデータ出力回路。
8. 前記プルダウン制御部が、
   前記プルダウンインピーダンスコードに応じて、出力データまたはプルダウンプリエンファシス活性化信号を前記プルダウン抵抗に伝達する複数の選択部を備えることを特徴とする請求項３に記載のデータ出力回路。
9. 前記選択部が、
   自身の出力信号が伝達される前記プルダウン抵抗が前記プルダウンインピーダンスコードによってターンオンされるように設定される場合には、前記出力データを選択して出力し、
   自身の出力信号が伝達される前記プルダウン抵抗が前記プルダウンインピーダンスコードによってターンオフされるように設定される場合には、前記プルダウンプリエンファシス活性化信号を選択して出力することを特徴とする請求項８に記載のデータ出力回路。
10. 前記プルダウンプリエンファシス活性化信号が、
    プルダウンプリエンファシスデータとプルダウンプリエンファシスコードとを組み合わせて生成された信号であることを特徴とする請求項８に記載のデータ出力回路。
11. データ出力回路のプルアップインピーダンス値を決定するプルアップインピーダンスコードと前記データ出力回路のプルダウンインピーダンス値を決定するプルダウンインピーダンスコードとを生成するインピーダンスコード生成部と、
    複数のプルアップ抵抗を用いてデータパッドをプルアップ駆動するプルアップ駆動部と、
    複数のプルダウン抵抗を用いて前記データパッドをプルダウン駆動するプルダウン駆動部と、
    「ハイ」データの出力時に、複数の前記プルアップ抵抗を前記プルアップインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルアップインピーダンスコードによってターンオフされた前記プルアップ抵抗の全部または一部を改めてターンオンさせるプルアップ制御部と、
    「ロー」データの出力時に、複数の前記プルダウン抵抗を前記プルダウンインピーダンスコードによってオン・オフさせ、プリエンファシス期間の間には、前記プルダウンインピーダンスコードによってターンオフされた前記プルダウン抵抗の全部または一部を改めてターンオンさせるプルダウン制御部と、を備える
    ことを特徴とするデータ出力回路。
12. 前記プルアップ制御部が前記プリエンファシス期間の間に、前記プルアップ抵抗のうちのいくつを改めてターンオンさせるかは、プルアッププリエンファシスコードによって決定され、
    前記プルダウン制御部が前記プリエンファシス期間の間に、前記プルダウン抵抗のうちのいくつを改めてターンオンさせるかは、プルダウンプリエンファシスコードによって決定されることを特徴とする請求項１１に記載のデータ出力回路。
13. 複数のプルアップ抵抗を用いて出力ノードをプルアップ駆動するプルアップ駆動部と、
    複数のプルダウン抵抗を用いて前記出力ノードをプルダウン駆動するプルダウン駆動部と、
    「ハイ」データの出力時に、複数の前記プルアップ抵抗をプルアップインピーダンスコードによってオン・オフさせ、「ロー」データが出力されるディエンファシス期間の間には、前記プルアップ抵抗の一部をターンオンさせるプルアップ制御部と、
    「ロー」データの出力時に、複数の前記プルダウン抵抗をプルダウンインピーダンスコードによってオン・オフさせ、「ハイ」データが出力されるディエンファシス期間の間には、前記プルダウン抵抗の一部をターンオンさせるプルダウン制御部と、を備える
    ことを特徴とするデータ出力回路。
14. 前記プルアップ制御部が、「ロー」データが出力される前記ディエンファシス期間の間に、前記プルアップ抵抗のうちのいくつを改めてターンオンさせるかは、第１のディエンファシスコードによって決定され、
    前記プルダウン制御部が、「ハイ」データが出力される前記ディエンファシス期間の間に、前記プルダウン抵抗のうちのいくつを改めてターンオンさせるかは、第２のディエンファシスコードによって決定されることを特徴とする請求項１３に記載のデータ出力回路。
15. 前記プルアップ制御部が、
    前記プルアップインピーダンスコードに応じて、出力データまたは第１のディエンファシス活性化信号を前記プルアップ抵抗に伝達する複数の選択部を備えることを特徴とする請求項１３に記載のデータ出力回路。
16. 前記プルダウン制御部が、
    前記プルダウンインピーダンスコードに応じて、出力データまたは第２のディエンファシス活性化信号を前記プルダウン抵抗に伝達する複数の選択部を備える
    ことを特徴とする請求項１３に記載のデータ出力回路。

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