KR20190063876A - 신호 드라이버 회로 및 이를 이용하는 반도체 장치 - Google Patents

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Abstract

신호 드라이버 회로는 제 1 반전 드라이버, 제 2 반전 드라이버 및 엠파시스 드라이버를 포함할 수 있다. 상기 제 1 반전 드라이버는 제 1 신호를 수신하고, 상기 제 1 신호를 반전 구동하여 제 2 신호를 출력할 수 있다. 상기 제 2 반전 드라이버는 상기 제 2 신호를 수신하고, 상기 제 2 신호를 반전 구동하여 제 3 신호를 출력할 수 있다. 상기 엠파시스 드라이버는 상기 제 3 신호를 수신하고, 상기 제 3 신호를 반전 구동하여 상기 반전 구동된 신호를 상기 제 1 신호와 연결할 수 있다.

Description

신호 드라이버 회로 및 이를 이용하는 반도체 장치 {SIGNAL DRIVER CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 신호를 구동하는 신호 드라이버 회로 및 이를 이용하는 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 최근에는 반도체 장치들의 동작 속도가 향상되면서 클럭 신호의 주파수도 증가하고 있다.
반도체 장치들은 내부의 다양한 회로로 클럭 신호를 분배하기 위해 클럭 트리와 같은 클럭 분배 네트워크를 구비하고 있다. 상기 클럭 트리는 클럭 신호를 구동하여 상기 반도체 장치 내부의 다양한 회로로 클럭 신호를 공급할 수 있다. 그러나, 클럭 신호의 주파수가 증가하고 클럭 신호의 펄스 폭이 감소되면서 정확한 클럭 신호를 공급하는 것이 점점 어려워지고 있다. 또한, 클럭 신호가 전송되는 타이밍도 지연될 수 있다. 클럭 신호를 정확하게 구동하여 공급하기 위해 다양한 방식들이 제안되고 있고, 그 중 대표적인 것이 프리 엠파시스 또는 디엠파시스 동작을 수행하여 클럭 신호를 구동하는 것이다.
본 발명의 실시예는 출력 신호에 대한 엠파시스 동작을 수행할 수 있는 신호 드라이버 회로의 다양한 구조 및 이를 이용하는 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 신호 드라이버 회로는 제 1 신호를 수신하고, 상기 제 1 신호를 반전 구동하여 제 2 신호를 출력하는 제 1 반전 드라이버; 상기 제 2 신호를 수신하고, 상기 제 2 신호를 반전 구동하여 제 3 신호를 출력하는 제 2 반전 드라이버; 및 상기 제 3 신호를 수신하고, 상기 제 3 신호를 반전 구동하여 상기 반전 구동된 신호를 상기 제 1 신호와 연결하는 엠파시스 드라이버를 포함할 수 있다.
본 발명의 실시예에 따른 신호 드라이버 회로는 제 1 신호를 순차적으로 반전 구동하여 제 2 신호를 출력하는 2n개의 반전 드라이버, n은 1 이상의 정수임; 및 상기 제 2 신호를 반전 구동하여 상기 반전된 신호를 상기 제 1 신호와 연결하는 엠파시스 드라이버를 포함할 수 있다.
본 발명의 실시예에 따른 신호 드라이버 회로는 제 1 위상 신호를 2n회 반전시켜 제 1 출력 신호를 생성하고, 상기 제 1 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호와 연결하는 제 1 드라이버 회로를 포함하고, n은 1이상의 정수일 수 있다.
본 발명의 실시예에 따른 신호 드라이버 회로는 제 1 위상 신호를 반전시켜 제 1 중간 위상 신호를 생성하고, 상기 제 1 중간 위상 신호를 반전시켜 제 1 출력 신호를 생성하는 제 1 드라이버 회로; 제 2 위상 신호를 반전시켜 제 2 중간 위상 신호를 생성하고, 상기 제 2 중간 위상 신호를 반전시켜 제 2 출력 신호를 생성하고, 상기 제 2 위상 신호는 상기 제 1 위상 신호와 90도의 위상 차이를 갖는 제 2 드라이버 회로; 및 상기 제 2 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호와 연결하거나, 상기 제 2 중간 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 1 중간 위상 신호와 연결하거나, 또는 상기 제 2 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 1 출력 신호와 연결하는 제 1 엠파시스 드라이버를 포함할 수 있다.
본 발명의 실시예는 회로 면적을 감소시키면서 반도체 장치의 동작 성능을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 2a 내지 도 2c는 종래기술 및 본 발명의 실시예에 따른 신호 드라이버 회로의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 신호 드라이버 회로로부터 생성되는 출력 신호와 종래기술에 따라 생성될 수 있는 출력 신호를 비교한 타이밍도,
도 4는 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 신호 드라이버 회로의 동작을 보여주는 도면,
도 6은 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 신호 드라이버 회로의 동작을 보여주는 도면,
도 8a 및 도 8b는 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 9a 및 도 9b는 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 신호 드라이버 회로로부터 생성되는 출력 신호의 파형을 보여주는 도면,
도 11은 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 12는 도 11에 도시된 본 발명의 실시예에 따른 신호 드라이버 회로로부터 생성되는 출력 신호의 파형을 보여주는 도면,
도 13은 본 발명의 실시예에 따른 신호 드라이버 회로의 구성을 보여주는 도면,
도 14는 본 발명의 실시예에 따른 반도체 장치의 구성을 보여주는 도면이다.
본 발명의 다양한 실시예에 따른 신호 드라이버 회로는 입력 신호를 수신하여 출력 신호를 생성할 수 있다. 상기 신호 드라이버 회로는 상기 출력 신호에 대한 엠파시스를 수행할 수 있다. 상기 엠파시스는 예를 들어, 디엠파시스 및/또는 프리엠파시스일 수 있다. 상기 신호 드라이버 회로는 메인 드라이버 및 엠파시스 드라이버를 포함할 수 있다. 상기 메인 드라이버는 입력된 신호를 2n회 (n은 1 이상의 정수) 반전 구동할 수 있다. 상기 엠파시스 드라이버는 상기 메인 드라이버로부터 출력된 신호를 반전 구동하고, 반전 구동된 신호를 상기 메인 드라이버로 입력되는 신호와 연결할 수 있다. 상기 메인 드라이버 및 엠파시스 드라이버는 본 발명의 다양한 실시예에 따른 신호 드라이버 회로로 공통적으로 적용될 수 있다. 상기 엠파시스 드라이버는 상기 출력 신호의 피크를 형성할 수 있다. 상기 피크는 진폭 및 펄스 폭을 가질 수 있다. 상기 엠파시스 드라이버는 가변 구동력 및 가변 지연 시간을 가질 수 있다. 상기 엠파시스 드라이버는 구동력 및 지연 시간이 조절되어 엠파시스 전압 및 엠파시스 시간을 변화시킬 수 있다. 상기 엠파시스 드라이버의 구동력을 조절함으로써, 상기 피크의 진폭 및 상기 엠파시스 전압을 변화시킬 수 있다. 상기 엠파시스 드라이버의 지연 시간을 조절함으로써, 상기 피크의 펄스 폭 및 상기 엠파시스 시간을 변화시킬 수 있다. 이하에서, 도면을 참조하여 본 발명의 다양한 실시예에 따른 신호 드라이버 회로에 대해 상세하게 서술하도록 한다.
도 1은 본 발명의 실시예에 따른 신호 드라이버 회로(100A)의 구성을 보여주는 도면이다. 도 1에서, 상기 신호 드라이버 회로(100A)는 제 1 반전 드라이버(110), 제 2 반전 드라이버(120) 및 엠파시스 드라이버(130A)를 포함할 수 있다. 상기 제 1 반전 드라이버(110) 및 상기 제 2 반전 드라이버(120)는 메인 드라이버의 구성요소일 수 있다. 상기 제 1 반전 드라이버(110)는 제 1 신호(S1)를 수신하고, 상기 제 1 신호(S1)를 반전 구동하여 제 2 신호(S2)를 출력할 수 있다. 예를 들어, 상기 제 1 반전 드라이버(110)는 상기 제 1 신호(S1)를 반전시켜 제 2 신호(S2)를 출력하는 인버터일 수 있다. 상기 제 2 반전 드라이버(120)는 상기 제 2 신호(S2)를 수신하고, 상기 제 2 신호(S2)를 반전 구동하여 제 3 신호(S3)를 출력할 수 있다. 예를 들어, 상기 제 2 반전 드라이버(120)는 상기 제 2 신호(S2)를 반전시켜 상기 제 3 신호(S3)를 출력하는 인버터일 수 있다. 상기 엠파시스 드라이버(130A)는 상기 제 3 신호(S3)를 수신할 수 있다. 상기 엠파시스 드라이버(130A)는 상기 제 3 신호(S3)를 반전 구동하여 반전 구동된 신호를 상기 제 1 신호(S1)와 연결할 수 있다. 예를 들어, 상기 엠파시스 드라이버(130A)는 상기 제 3 신호(S3)를 반전시켜 출력하는 인버터(131A)일 수 있다. 따라서, 상기 메인 드라이버는 상기 제 1 신호를 2회 반전시켜 상기 제 3 신호(S3)를 생성할 수 있고, 상기 엠파시스 드라이버(130A)는 상기 제 3 신호(S3)를 1회 반전시켜 상기 반전된 신호를 상기 제 1 신호(S1)와 연결할 수 있다.
상기 신호 드라이버 회로(100A)는 입력 반전 드라이버(140) 및 출력 반전 드라이버(150)를 더 포함할 수 있다. 상기 입력 반전 드라이버(140) 및 상기 출력 반전 드라이버(150)는 상기 제 1 및 제 2 반전 드라이버(110, 120)와 함께 메인 드라이버의 구성요소일 수 있다. 상기 입력 반전 드라이버(140)는 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)를 반전 구동하여 상기 제 1 신호(S1)를 출력할 수 있다. 예를 들어, 상기 입력 신호(IN)는 일정한 주기로 토글하는 클럭 신호일 수 있다. 예를 들어, 상기 입력 반전 드라이버(140)는 상기 입력 신호(IN)를 반전시켜 상기 제 1 신호(S1)를 출력하는 인버터일 수 있다. 상기 출력 반전 드라이버(150)는 상기 제 3 신호(S3)를 수신하고, 상기 제 3 신호(S3)를 반전 구동하여 출력 신호(OUT)를 출력할 수 있다. 예를 들어, 상기 출력 반전 드라이버(150)는 상기 제 3 신호(S3)를 반전시켜 상기 제 3 신호(S3)를 출력하는 인버터일 수 있다. 상기 엠파시스 드라이버(130A)는 상기 출력 신호(OUT)에 대한 엠파시스를 수행할 수 있다. 상기 엠파시스 드라이버(130A)는 상기 출력 신호(OUT)에 대해 엠파시스를 수행하여 상기 출력 신호(OUT)의 피크를 형성할 수 있다. 상기 피크는 상기 출력 신호(OUT)가 하나의 로직 레벨로부터 다른 로직 레벨로 천이할 때 발생할 수 있다.
도 2a는 엠파시스 드라이버가 구비되지 않았을 때 생성되는 출력 신호(OUT)의 이상적인 파형을 보여주는 도면이고, 도 2B는 엠파시스 드라이버가 구비되지 않았을 때 생성되는 출력 신호(OUT)의 실제 파형을 보여주는 도면이다. 도 1에 도시된 엠파시스 드라이버(130A)가 구비되지 않았을 때, 상기 입력 신호(IN)는 상기 입력 반전 드라이버(140), 상기 제 1 반전 드라이버(110), 상기 제 2 반전 드라이버(120) 및 상기 출력 반전 드라이버(150)에 의해 순차적으로 반전되고, 상기 출력 신호(OUT)는 이상적으로는 도 2a에 도시된 것과 같은 파형을 가질 수 있다. 상기 출력 신호(OUT)의 하이 레벨 구간은 제 1 고전압(VH1)의 레벨을 가질 수 있고, 상기 출력 신호(OUT)의 로우 레벨 구간은 제 1 저전압(VL1)의 레벨을 가질 수 있다. 하지만, 실제로는 상기 반전 드라이버들(110, 120, 140, 150)에 의해 신호가 반전 구동될 때, 즉, 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨에서 하이 레벨로 천이될 때, 신호의 라이징 및 폴링 슬로프가 감소될 수 있다. 도 2b에 도시된 바와 같이, 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 출력 신호(OUT)의 하이 레벨은 상기 제 1 고전압(VH1) 보다 낮은 레벨을 갖는 제 2 고전압(VH2)의 레벨까지 밖에 상승하지 못하며, 일정 시간이 경과해야 상기 제 1 고전압(VH1)의 레벨까지 상승할 수 있다. 반대로, 상기 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이할 때, 상기 출력 신호(OUT)의 로우 레벨은 상기 제 1 저전압(VL1)보다 높은 레벨을 갖는 제 2 저전압(VL2)의 레벨까지 밖에 하강하지 못하며, 일정 시간이 경과해야 상기 제 1 저전압(VL1)의 레벨까지 하강할 수 있다. 따라서, 상기 출력 신호(OUT)는 다른 회로들로 정확하고 빠르게 전송되기 어려우며, 상기 다른 회로에서 상기 출력 신호(OUT)를 수신하기 위한 마진을 감소시킬 수 있다. 상기 입력 신호(IN)의 주파수가 높을수록 상기 마진 감소는 더욱 심화될 수 있다.
도 2c는 본 발명의 실시예에 따른 신호 드라이버 회로(100A)의 동작을 보여주는 도면이다. 본 발명의 실시예에 따른 신호 드라이버 회로(100A)는 엠파시스 드라이버(130A)를 구비하고, 상기 엠파시스 드라이버(130A)는 상기 출력 신호(OUT)의 피크(P)를 형성시키고, 다른 회로들이 상기 신호 드라이버 회로(100A)로부터 출력되는 상기 출력 신호를 정확하게 수신할 수 있는 마진을 증가시킬 수 있다. 도 2c에 도시된 것과 같이, 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 출력 신호(OUT)의 하이 레벨은 엠파시스 시간(tEM) 동안 상기 제 1 고전압(VH1)의 레벨까지 상승하고, 상기 엠파시스 시간(tEM) 이후에 상기 제 2 고전압 (VH2)의 레벨을 가질 수 있다. 상기 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 출력 신호(OUT)의 로우 레벨은 엠파시스 시간(tEM) 동안 상기 제 1 저전압(VL1)의 레벨까지 하강하고, 상기 엠파시스 시간(tEM) 이후에 상기 제 2 저전압(VL2)의 레벨을 가질 수 있다. 상기 메인 드라이버 및 상기 엠파시스 드라이버의 연결 관계를 통해 상기 출력 신호(OUT)에 대해 엠파시스가 수행될 수 있고, 상기 출력 신호(OUT)의 하이 레벨의 피크(PH) 및 로우 레벨의 피크(PL)를 형성할 수 있다. 또한, 상기 피크(PH, PL)가 형성된 이후에 하이 레벨의 전압 레벨을 하강시키거나 로우 레벨의 전압 레벨을 상승시켜 다음에 발생하는 레벨 천이를 용이하게 할 수 있다. 상기 엠파시스 시간(tEM)은 상기 출력 신호(OUT)의 피크(PH, PL)의 펄스 폭에 대응할 수 있다. 상기 엠파시스 시간(tEM)은 도 1에 도시된 것과 같이, 상기 제 1 반전 드라이버(110), 상기 제 2 반전 드라이버(120) 및 상기 엠파시스 드라이버(130A)에 의한 지연 시간일 수 있고, 상기 제 1 신호(S1)가 상기 제 1 반전 드라이버(110), 상기 제 2 반전 드라이버(120) 및 상기 엠파시스 드라이버(130A)를 통해 전파되는 전파 지연 시간(propagation delay time)일 수 있다.
도 3은 본 발명의 실시예에 따른 신호 드라이버 회로(100A)로부터 생성되는 출력 신호(OUT)와 종래기술에 따라 생성될 수 있는 출력 신호(OUTP)를 비교한 타이밍도이다. 도 3에서, 실선으로 표시된 파형은 본 발명의 실시예에 따른 신호 드라이버 회로(100A)로부터 생성된 출력 신호(OUT)일 수 있고, 점선으로 표시된 파형은 종래기술에 따라 생성될 수 있는 출력 신호(OUTP)일 수 있다. 상기 신호 드라이버 회로(100A)가 입력 신호(IN)를 구동하여 출력 신호(OUT)를 생성할 때, 엠파시스 동작을 통해 종래기술에 따라 생성되는 출력 신호(OUTP)보다 앞선 타이밍에 상기 출력 신호(OUT)를 출력할 수 있다. 따라서, 상기 신호 드라이버 회로(100A)는 지연을 최소화하고 빠른 타이밍에 신호 전송이 가능할 수 있다.
일 실시예에서, 상기 엠파시스 드라이버(130A)는 인버터 대신 풀업 드라이버 또는 풀다운 드라이버로 구성될 수도 있다. 엠파시스 드라이버가 풀업 드라이버로 구성될 때, 상기 엠파시스 드라이버는 상기 상기 제 3 신호(S3)에 기초하여 상기 제 1 신호(S1)를 풀업 구동하여 상기 출력 신호의 하이 레벨의 피크(P)만을 형성시킬 수 있다. 엠파시스 드라이버가 풀다운 드라이버로 구성될 때, 상기 엠파시스 드라이버는 상기 제 3 신호(S3)에 기초하여 상기 제 1 신호(S1)를 풀다운 구동하여 상기 출력 신호의 로우 레벨의 피크(P)만을 형성시킬 수 있다.
도 4는 본 발명의 실시예에 따른 신호 드라이버 회로(100B)의 구성을 보여주는 도면이다. 도 4에서, 상기 신호 드라이버 회로(100B)는 제 1 반전 드라이버(110), 제 2 반전 드라이버(120) 및 엠파시스 드라이버(130B)를 포함할 수 있다. 상기 제 1 반전 드라이버(110)는 제 1 신호(S1)를 수신하고, 상기 제 1 신호(S1)를 반전 구동하여 제 2 신호(S2)를 출력할 수 있다. 상기 엠파시스 드라이버(130B)는 상기 제 3 신호(S3)를 수신할 수 있다. 상기 엠파시스 드라이버(130B)는 상기 제 3 신호(S3)를 반전 구동하여 반전 구동된 신호를 상기 제 1 신호(S1)와 연결할 수 있다. 예를 들어, 상기 엠파시스 드라이버(130B)는 상기 제 3 신호(S3)가 로우 레벨일 때 상기 제 1 신호(S1)를 추가적으로 풀업 구동하는 풀업 드라이버일 수 있다.
상기 신호 드라이버 회로(100)는 입력 반전 드라이버(140) 및 출력 반전 드라이버(150)를 더 포함할 수 있다. 상기 입력 반전 드라이버(140)는 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)를 반전 구동하여 상기 제 1 신호(S1)를 출력할 수 있다. 상기 출력 반전 드라이버(150)는 상기 제 3 신호(S3)를 수신하고, 상기 제 3 신호(S3)를 반전 구동하여 출력 신호(OUT)를 출력할 수 있다.
상기 엠파시스 드라이버(130B)는 상기 출력 신호(OUT)에 대한 엠파시스를 수행할 수 있다. 상기 엠파시스 드라이버(130B)는 상기 출력 신호(OUT)에 대해 엠파시스를 수행하여 상기 출력 신호(OUT)의 피크를 형성할 수 있다. 상기 피크는 상기 출력 신호(OUT)가 로우 레벨로부터 하이 레벨로 천이할 때 발생할 수 있다. 상기 엠파시스 드라이버(130B)는 제 1 트랜지스터(131B)를 포함할 수 있다. 상기 제 1 트랜지스터(131B)는 P 채널 모스 트랜지스터일 수 있다. 일 실시예에서, 상기 제 1 트랜지스터(131B)는 N 채널 모스 트랜지스터일 수 있고, 상기 엠파시스 드라이버(130B)는 또 다른 스위칭 소자로 구성될 수 있다. 상기 제 1 트랜지스터(131B)는 게이트로 상기 제 3 신호(S3)를 수신하고, 소스가 제 1 고전압(VH1)과 연결되며, 드레인이 상기 제 1 신호(S1)와 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 신호 드라이버 회로(100B)의 동작을 보여주는 도면이다. 본 발명의 실시예에 따른 신호 드라이버 회로(100B)는 엠파시스 드라이버(130B)를 구비하고, 상기 엠파시스 드라이버(130B)는 상기 출력 신호(OUT)의 하이 레벨의 피크(PH)를 형성시키고, 다른 회로들이 상기 신호 드라이버 회로(100B)로부터 출력되는 상기 출력 신호를 정확하게 수신할 수 있는 마진을 증가시킬 수 있다. 도 5에 도시된 것과 같이, 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 출력 신호(OUT)의 하이 레벨은 상기 제 1 고전압(VH1)의 레벨까지 상승하고, 상기 제 2 고전압 (VH2)의 레벨을 갖도록 하강하여 상기 하이 레벨의 피크(PH)를 형성할 수 있다. 상기 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 출력 신호(OUT)의 로우 레벨은 제 2 저전압(VL2)의 레벨로 하강하고, 이후 제 1 저전압(VL1)의 레벨까지 하강할 수 있다. 상기 신호 드라이버 회로(100B)는 풀업 드라이버로 구성되는 엠파시스 드라이버(130B)를 구비하여, 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이할 때만 엠파시스를 수행할 수 있다. 따라서, 상기 엠파시스 드라이버(130B)는 상기 출력 신호(OUT)의 하이 레벨의 피크(PH)만을 형성시킬 수 있다.
도 6은 본 발명의 실시예에 따른 신호 드라이버 회로(100C)의 구성을 보여주는 도면이다. 도 6에서, 상기 신호 드라이버 회로(100C)는 제 1 반전 드라이버(110), 제 2 반전 드라이버(120) 및 엠파시스 드라이버(130C)를 포함할 수 있다. 상기 제 1 반전 드라이버(110)는 제 1 신호(S1)를 수신하고, 상기 제 1 신호(S1)를 반전 구동하여 제 2 신호(S2)를 출력할 수 있다. 상기 엠파시스 드라이버(130C)는 상기 제 3 신호(S3)를 수신할 수 있다. 상기 엠파시스 드라이버(130B)는 상기 제 3 신호(S3)를 반전 구동하여 반전 구동된 신호를 상기 제 1 신호(S1)와 연결할 수 있다. 예를 들어, 상기 엠파시스 드라이버(130C)는 상기 제 3 신호(S3)가 하이 레벨일 때 상기 제 1 신호(S1)를 추가적으로 풀다운 구동하는 풀다운 드라이버일 수 있다.
상기 신호 드라이버 회로(100)는 입력 반전 드라이버(140) 및 출력 반전 드라이버(150)를 더 포함할 수 있다. 상기 입력 반전 드라이버(140)는 입력 신호(IN)를 수신하고, 상기 입력 신호(IN)를 반전 구동하여 상기 제 1 신호(S1)를 출력할 수 있다. 상기 출력 반전 드라이버(150)는 상기 제 3 신호(S3)를 수신하고, 상기 제 3 신호(S3)를 반전 구동하여 출력 신호(OUT)를 출력할 수 있다.
상기 엠파시스 드라이버(130C)는 상기 출력 신호(OUT)에 대한 엠파시스를 수행할 수 있다. 상기 엠파시스 드라이버(130C)는 상기 출력 신호(OUT)에 대해 엠파시스를 수행하여 상기 출력 신호(OUT)의 피크를 형성할 수 있다. 상기 피크는 상기 출력 신호(OUT)가 하이 레벨로부터 로우 레벨로 천이할 때 발생할 수 있다. 상기 엠파시스 드라이버(130C)는 제 2 트랜지스터(131C)를 포함할 수 있다. 상기 제 2 트랜지스터(131C)는 N 채널 모스 트랜지스터일 수 있다. 일 실시예에서, 상기 제 2 트랜지스터(131C)는 P 채널 모스 트랜지스터일 수 있고, 상기 엠파시스 드라이버(130C)는 또 다른 스위칭 소자로 구성될 수 있다. 상기 제 2 트랜지스터(131C)는 게이트로 상기 제 3 신호(S3)를 수신하고, 드레인이 상기 제 1 신호(S1)와 연결되며, 소스가 제 1 저전압(VL1)과 연결될 수 있다.
도 7은 본 발명의 실시예에 따른 신호 드라이버 회로(100C)의 동작을 보여주는 도면이다. 본 발명의 실시예에 따른 신호 드라이버 회로(100C)는 엠파시스 드라이버(130C)를 구비하고, 상기 엠파시스 드라이버(130C)는 상기 출력 신호(OUT)의 로우 레벨의 피크(PL)를 형성시키고, 다른 회로들이 상기 신호 드라이버 회로(100C)로부터 출력되는 상기 출력 신호를 정확하게 수신할 수 있는 마진을 증가시킬 수 있다. 도 7에 도시된 것과 같이, 상기 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 출력 신호(OUT)의 로우 레벨은 상기 제 1 저전압(VL1)의 레벨까지 하강하고, 상기 제 2 저전압 (VL2)의 레벨을 갖도록 상승하여 상기 로우 레벨의 피크(PL)를 형성할 수 있다. 상기 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 출력 신호(OUT)의 하이 레벨은 제 2 고전압(VH2)의 레벨로 상승하고, 이후 제 1 고전압(VH1)의 레벨까지 상승할 수 있다. 상기 신호 드라이버 회로(100C)는 풀다운 드라이버로 구성되는 엠파시스 드라이버(130C)를 구비하여, 상기 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천이할 때만 엠파시스를 수행할 수 있다. 따라서, 상기 엠파시스 드라이버(130C)는 상기 출력 신호(OUT)의 로우 레벨의 피크(PL)만을 형성시킬 수 있다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 신호 드라이버 회로(200A, 200B)의 구성을 보여주는 도면이다. 도 8a 및 도 8b에 도시된 신호 드라이버 회로(200A, 200B)는 출력 신호(OUT)의 피크의 진폭 및 엠파시스 전압을 조절할 수 있다. 도 8a에서, 상기 신호 드라이버 회로(200A)는 입력 반전 드라이버(214), 제 1 반전 드라이버(211), 제 2 반전 드라이버(212) 및 출력 반전 드라이버(215)를 포함할 수 있다. 상기 입력 반전 드라이버(214)는 입력 신호(IN)를 반전시켜 제 1 신호(S1)를 생성할 수 있다. 상기 제 1 반전 드라이버(211)는 상기 제 1 신호(S1)를 반전시켜 제 2 신호(S2)를 생성할 수 있다. 상기 제 2 반전 드라이버(212)는 상기 제 2 신호(S2)를 반전시켜 제 3 신호(S3)를 생성할 수 있다. 상기 출력 반전 드라이버(215)는 상기 제 3 신호(S3)를 반전시켜 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 드라이버 회로(200A)는 엠파시스 드라이버(213)를 포함할 수 있다. 상기 엠파시스 드라이버(213)는 상기 제 3 신호(S3)를 반전시켜 상기 반전된 신호를 상기 제 1 신호(S1)와 연결할 수 있다.
도 8a에서, 상기 엠파시스 드라이버(213)는 구동력이 가변될 수 있다. 상기 엠파시스 드라이버(213)의 구동력은 상기 출력 신호(OUT)의 피크의 진폭을 변화시키기 위해 가변될 수 있다. 상기 피크의 진폭은 도 10에 도시된 상기 엠파시스 전압(vEM)에 의해 결정될 수 있다. 상기 엠파시스 드라이버(213)는 도 2c에서 설명된 것과 같이 상기 엠파시스 시간(tEM) 동안 피크를 형성하고, 상기 엠파시스 시간(tEM) 이후에 하이 레벨의 전압 레벨을 하강시키거나 로우 레벨의 전압 레벨을 상승시킬 수 있다. 상기 엠파시스 전압(vEM)의 레벨은 상기 하강되는 전압 레벨 및/또는 상기 상승되는 전압 레벨에 대응할 수 있다. 예를 들어, 상기 엠파시스 드라이버(213)의 구동력이 클수록 상기 엠파시스 전압(vEM)의 레벨이 증가하여 상기 하강되는 전압 레벨 및/또는 상기 상승되는 전압 레벨이 증가할 수 있고 상기 피크의 진폭은 커질 수 있다. 상기 엠파시스 드라이버(213)의 구동력이 작을수록 상기 엠파시스 전압(vEM)의 레벨이 감소하여 상기 하강되는 전압 레벨 및/또는 상기 상승되는 전압 레벨이 감소될 수 있고, 상기 피크의 진폭은 작아질 수 있다.
도 8b에서, 상기 신호 드라이버 회로(200B)는 입력 반전 드라이버(224), 제 1 반전 드라이버(221), 제 2 반전 드라이버(222) 및 출력 반전 드라이버(225)를 포함할 수 있다. 상기 입력 반전 드라이버(224)는 입력 신호(IN)를 반전시켜 제 1 신호(S1)를 생성할 수 있다. 상기 제 1 반전 드라이버(221)는 상기 제 1 신호(S1)를 반전시켜 제 2 신호(S2)를 생성할 수 있다. 상기 제 2 반전 드라이버(222)는 상기 제 2 신호(S2)를 반전시켜 제 3 신호(S3)를 생성할 수 있다. 상기 출력 반전 드라이버(225)는 상기 제 3 신호(S3)를 반전시켜 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 드라이버 회로(200B)는 제 1 엠파시스 드라이버(223) 및 제 2 엠파시스 드라이버(226)를 포함할 수 있다. 상기 제 1 엠파시스 드라이버(223)는 상기 제 3 신호(S3)를 수신하고, 상기 제 3 신호(S3)를 반전시켜 상기 반전된 신호를 상기 제 1 신호(S1)와 연결할 수 있다. 상기 제 2 엠파시스 드라이버(226)는 상기 출력 신호(OUT)를 수신하고, 상기 출력 신호(OUT)를 반전시켜 상기 반전된 신호를 상기 제 2 신호(S2)와 연결할 수 있다.
상기 제 1 및 제 2 엠파시스 드라이버(223, 226)는 도 8a에 도시된 엠파시스 드라이버(213)와 유사하게 구동력이 가변될 수 있다. 상기 제 1 및 제 2 엠파시스 드라이버(223, 226)의 구동력은 상기 출력 신호(OUT)의 피크의 진폭 및 엠파시스 전압을 변화시키기 위해 가변될 수 있다. 상기 제 2 엠파시스 드라이버(226)의 구동력은 상기 제 1 엠파시스 드라이버(223)의 구동력과 동일할 수도 있고 다를 수도 있다. 일 실시예에서, 상기 제 2 엠파시스 드라이버(226)는 다양한 연결관계를 갖도록 변경 및/또는 수정될 수 있다. 예를 들어, 상기 제 2 엠파시스 드라이버(226)는 상기 제 2 신호(S2)를 수신하고, 상기 제 2 신호(S2)를 반전시켜 상기 반전된 신호를 상기 입력 신호(IN)와 연결할 수 있다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 신호 드라이버 회로(300A, 300B)의 구성을 보여주는 도면이다. 상기 신호 드라이버 회로(300A, 300B)는 상기 출력 신호(OUT)의 피크의 펄스 폭 및/또는 상기 엠파시스 시간(tEM)을 조절할 수 있다. 도 9a에서, 상기 신호 드라이버 회로(300A)는 입력 반전 드라이버(314), 제 1 반전 드라이버(311), 제 2 반전 드라이버(312) 및 출력 반전 드라이버(315)를 포함할 수 있다. 상기 입력 반전 드라이버(314)는 입력 신호(IN)를 반전시켜 제 1 신호(S1)를 생성할 수 있다. 상기 제 1 반전 드라이버(311)는 상기 제 1 신호(S1)를 반전시켜 제 2 신호(S2)를 생성할 수 있다. 상기 제 2 반전 드라이버(312)는 상기 제 2 신호(S2)를 반전시켜 제 3 신호(S3)를 생성할 수 있다. 상기 출력 반전 드라이버(315)는 상기 제 3 신호(S3)를 반전시켜 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 드라이버 회로(300A)는 엠파시스 드라이버(313)를 포함할 수 있다. 상기 엠파시스 드라이버(313)는 상기 제 3 신호(S3)를 수신하고, 상기 제 3 신호(S3)를 반전시켜 상기 반전된 신호를 상기 제 1 신호(S1)와 연결할 수 있다. 상기 엠파시스 드라이버(313)는 상기 엠파시스 시간(tEM)을 조절하기 위해 RC 지연(313-1)을 더 포함할 수 있다. 상기 엠파시스 드라이버(313)는 상기 엠파시스 시간을 조절하여 상기 출력 신호(OUT)의 피크의 펄스 폭을 조절할 수 있다. 상기 RC 지연(313-1)의 지연량이 변화됨으로써 상기 엠파시스 시간(tEM)이 변화될 수 있다. 예를 들어, 상기 RC 지연(313-1)의 지연량이 증가할수록 상기 엠파시스 시간(tEM)이 증가되고 상기 피크의 펄스 폭이 증가할 수 있다. 상기 RC 지연(313-1)의 지연량이 감소될수록 상기 엠파시스 시간(tEM)이 감소되고 상기 피크의 펄스 폭이 감소될 수 있다.
도 9b에서, 상기 신호 드라이버 회로(300B)는 입력 반전 드라이버(324), 제 1 반전 드라이버(321), 제 2 반전 드라이버(322) 및 출력 반전 드라이버(325)를 포함할 수 있다. 상기 입력 반전 드라이버(324)는 입력 신호(IN)를 반전시켜 제 1 신호(S1)를 생성할 수 있다. 상기 제 1 반전 드라이버(321)는 상기 제 1 신호(S1)를 반전시켜 제 2 신호(S2)를 생성할 수 있다. 상기 제 2 반전 드라이버(322)는 상기 제 2 신호(S2)를 반전시켜 제 3 신호(S3)를 생성할 수 있다. 상기 출력 반전 드라이버(325)는 상기 제 3 신호(S3)를 반전시켜 상기 출력 신호(OUT)를 생성할 수 있다. 상기 신호 드라이버 회로(300B)는 엠파시스 드라이버(323)를 포함할 수 있다. 상기 엠파시스 드라이버(323)는 상기 출력 신호(OUT)를 수신하고, 상기 출력 신호(OUT)를 반전시켜 상기 반전된 신호를 상기 입력 신호(IN)와 연결할 수 있다. 상기 엠파시스 드라이버(323)는 상기 엠파시스 시간(tEM)을 증가시켜 상기 출력 신호(OUT)의 피크의 펄스 폭을 증가시킬 수 있다. 상기 엠파시스 드라이버(323)는 도 9a에 도시된 엠파시스 드라이버(313)와 다르게 RC 지연(313-1)과 같은 지연 구성요소를 별도로 구비할 필요 없이 상기 엠파시스 시간(tEM)을 증가시킬 수 있다. 상기 엠파시스 시간(tEM)은 상기 입력 반전 드라이버(324), 제 1 반전 드라이버(321), 제 2 반전 드라이버(322), 출력 반전 드라이버(325) 및 엠파시스 드라이버(323)의 지연 시간에 의해 결정되므로, 충분한 지연 시간을 확보할 수 있다. 상기 신호 드라이버 회로(300B)는 상기 입력 신호(IN)를 4회 반전시켜 출력 신호(OUT)를 생성할 수 있다. 그러나 상기 출력 신호(OUT)에 대한 엠파시스를 수행하기 위해 상기 출력 신호(OUT)를 1회만 반전시켜 상기 반전된 신호를 상기 입력 신호(IN)와 연결하면 충분할 수 있다. 즉, 메인 드라이버가 4개의 인버터로 구성되어도 엠파시스 드라이버는 1개의 인버터로만 구성되어도 충분할 수 있다.
도 10은 본 발명의 다양한 실시예에 따른 신호 드라이버 회로로부터 생성되는 출력 신호(OUT)의 파형을 보여주는 도면이다. 도 10에서, 상기 출력 신호(OUT)는 피크(P)를 포함하고, 하이 레벨 피크(PH)는 제 1 고전압(VH1)의 레벨을 가질 수 있고, 로우 레벨 피크(PL)는 제 1 저전압(VL1)의 레벨을 가질 수 있다. 제 3 고전압(VH3)은 상기 제 1 고전압(VH1)보다 낮은 레벨을 갖고, 제 2 고전압(VH2)은 상기 제 3 고전압(VH3)보다 낮은 레벨을 가지며, 제 4 고전압(VH4)은 상기 제 2 고전압(VH2)보다 낮은 레벨을 가질 수 있다. 상기 제 3 저전압(VL3)은 상기 제 1 저전압(VL1)보다 높은 레벨을 갖고, 제 2 저전압(VL2)은 상기 제 3 저전압(VL3)보다 높은 레벨을 가지며, 제 4 저전압(VL4)은 상기 제 2 저전압(VL2)보다 높은 레벨을 갖고 상기 제 4 고전압(VH4)보다 낮은 레벨을 가질 수 있다. 도 8a 및 도 8b에 도시된 상기 신호 드라이버 회로(200A, 200B)에 의해 상기 엠파시스 전압(vEM)이 변화될 수 있다. 예를 들어, 상기 신호 드라이버 회로(200A, 200B)에 구비된 엠파시스 드라이버(213, 223, 226)의 구동력이 작을 때 상기 출력 신호(OUT)는 상기 제 1 고전압(VH1)으로부터 상기 제 3 고전압(VH3)으로 하강할 수 있고, 상기 하이 레벨 피크(PH)의 진폭은 상기 제 1 고전압(VH1)과 제 3 고전압(VH3) 사이로 결정될 수 있다. 또한, 상기 출력 신호(OUT)는 상기 제 1 저전압(VL1)으로부터 상기 제 3 저전압(VL3)으로 상승할 수 있고, 상기 로우 레벨 피크(PL)의 진폭은 상기 제 3 저전압(VL3)과 상기 제 1 저전압(VL1) 사이로 결정될 수 있다. 상기 신호 드라이버 회로(200A, 200B)에 구비된 엠파시스 드라이버(213, 223, 226)의 구동력이 중간일 때 상기 출력 신호(OUT)는 상기 제 1 고전압(VH1)으로부터 상기 제 2 고전압(VH2)으로 하강할 수 있고, 상기 하이 레벨 피크(PH)의 진폭은 상기 제 1 고전압(VH1)과 제 2 고전압(VH2) 사이로 결정될 수 있다. 또한, 상기 출력 신호(OUT)는 상기 제 1 저전압(VL1)으로부터 상기 제 2 저전압(VL2)으로 상승할 수 있고, 상기 로우 레벨 피크(PL)의 진폭은 상기 제 2 저전압(VL2)과 상기 제 1 저전압(VL1) 사이로 결정될 수 있다. 상기 신호 드라이버 회로(200A, 200B)에 구비된 엠파시스 드라이버(213, 223, 226)의 구동력이 클 때 상기 출력 신호(OUT)는 상기 제 1 고전압(VH1)으로부터 상기 제 4 고전압(VH4)으로 하강할 수 있고, 상기 하이 레벨 피크(PH)의 진폭은 상기 제 1 고전압(VH1)과 제 4 고전압(VH4) 사이로 결정될 수 있다. 또한, 상기 출력 신호(OUT)는 상기 제 1 저전압(VL1)으로부터 상기 제 4 저전압(VL4)으로 상승할 수 있고, 상기 로우 레벨 피크(PL)의 진폭은 상기 제 4 저전압(VL4)과 상기 제 1 저전압(VL1) 사이로 결정될 수 있다.
도 9a 및 도 9b에 도시된 상기 신호 드라이버 회로(300A, 300B)에 의해 상기 엠파시스 시간(tEM)이 변화될 수 있다. 예를 들어, 상기 엠파시스 시간(tEM)이 증가할수록 상기 하이 레벨 피크(PH) 및 로우 레벨 피크(PL)의 펄스 폭이 증가될 수 있고, 상기 엠파시스 시간(tEM)이 감소할수록 상기 하이 레벨 피크(PH) 및 로우 레벨 피크(PL)의 펄스 폭이 감소될 수 있다. 상기 도 8a 내지 도 9b에 도시된 실시예들은 서로 독립적인 것이 아니며, 하나 또는 그 이상의 실시예가 서로 조합되어 다양한 수정 예를 형성할 수 있을 것이다.
도 11은 본 발명의 실시예에 따른 신호 드라이버 회로(400)의 구성을 보여주는 도면이다. 도 11에서, 상기 신호 드라이버 회로(400)는 제 1 드라이버 회로(4100)를 포함할 수 있다. 상기 제 1 드라이버 회로(4100)는 제 1 위상 신호(P0)를 2n회 반전시켜 제 1 출력 신호(IOUT)를 생성하고, 상기 제 1 출력 신호(IOUT)를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호(P0)와 연결할 수 있다. 상기 신호 드라이버 회로(400)는 적어도 하나의 드라이버 회로를 더 포함할 수 있다. 도 11에서, 상기 신호 드라이버 회로(400)는 제 2 드라이버 회로(4200), 제 3 드라이버 회로(4300) 및 제 4 드라이버 회로(4400)를 더 포함할 수 있다. 상기 제 2 드라이버 회로(4200)는 제 2 위상 신호(P90)를 2n회 반전시켜 제 2 출력 신호(QOUT)를 생성하고, 상기 제 2 출력 신호(QOUT)를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호(P90)와 연결할 수 있다. 상기 제 2 위상 신호(P90)는 예를 들어, 상기 제 1 위상 신호(P0)와 90도의 위상 차이를 가질 수 있다. 상기 제 3 드라이버 회로(4300)는 제 3 위상 신호(P180)를 2n회 반전시켜 제 3 출력 신호(IBOUT)를 생성하고, 상기 제 3 출력 신호(IBOUT)를 반전시켜 상기 반전된 신호를 상기 제 3 위상 신호(P180)와 연결할 수 있다. 상기 제 3 위상 신호(P180)는 예를 들어, 상기 제 2 위상 신호(P90)와 90도의 위상 차이를 가질 수 있고, 상기 제 1 위상 신호(P0)와 180도의 위상 차이를 가질 수 있다. 상기 제 4 드라이버 회로(4400)는 제 4 위상 신호(P270)를 2n회 반전시켜 제 4 출력 신호(QBOUT)를 생성하고, 상기 제 4 출력 신호(QBOUT)를 반전시켜 상기 반전된 신호를 상기 제 4 위상 신호(P270)와 연결할 수 있다. 상기 제 4 위상 신호(P270)는 상기 제 3 위상 신호(P180)와 90도의 위상 차이를 가질 수 있고, 상기 제 1 위상 신호(P0)와 270도의 위상 차이를 가질 수 있으며, 상기 제 2 위상 신호(P90)와 180도의 위상 차이를 가질 수 있다. 상기 신호 드라이버 회로(400)는 상기 제 1 내지 제 4 드라이버 회로(4100, 4200, 4300, 4400)를 구비하여 서로 다른 복수의 위상을 갖는 제 1 내지 제 4 위상 신호(P0, P90, P180, P270)를 구동하고 구동된 신호를 상기 제 1 내지 제 4 출력 신호(IOUT, QOUT, IBOUT, QBOUT)로서 출력할 수 있다. 또한, 제 1 내지 제 4 출력 신호(IOUT, QOUT, IBOUT, QBOUT)에 대한 엠파시스 동작을 수행할 수 있다.
상기 제 1 드라이버 회로(4100)는 제 1 메인 드라이버(4110) 및 제 1 엠파시스 드라이버(4120)를 포함할 수 있다. 상기 제 1 메인 드라이버(4110)는 상기 제 1 위상 신호(P0)를 순차적으로 2n회 반전시키는 2n개의 인버터를 포함할 수 있다. 도 11에서, 상기 제 1 메인 드라이버(4110)는 2개의 인버터를 포함하는 것을 예시하였고, 상기 제 1 메인 드라이버(4110)는 제 1 인버터(4111) 및 제 2 인버터(4112)를 포함할 수 있다. 상기 제 1 인버터(4111)는 상기 제 1 위상 신호(P0)를 반전시켜 출력하고, 상기 제 2 인버터(4112)는 상기 제 1 인버터(4111)의 출력을 반전시켜 상기 제 1 출력 신호(IOUT)를 출력할 수 있다. 상기 제 1 엠파시스 드라이버(4120)는 상기 제 1 출력 신호(IOUT)를 1회 반전시키는 1개의 인버터를 포함할 수 있다. 상기 제 1 엠파시스 드라이버(4120)는 제 3 인버터(4121)를 포함할 수 있다. 상기 제 1 드라이버 회로(4110)는 제 4 인버터(4113) 및 제 5 인버터(4114)를 더 포함할 수 있다. 상기 제 4 인버터(4113)는 제 1 입력 신호(I)를 반전시켜 출력하고, 상기 제 5 인버터(4114)는 상기 제 4 인버터(4113)의 출력을 반전시켜 상기 제 1 위상 신호(P0)를 출력할 수 있다. 일 실시예에서, 상기 제 4 및 제 5 인버터(4113, 4114)는 상기 제 1 및 제 2 인버터(4111, 4112)와 함께 상기 제 1 메인 드라이버(4110)를 구성할 수 있다. 따라서, 상기 제 1 메인 드라이버(4110)는 상기 제 1 입력 신호(I)를 4회 반전시켜 상기 제 1 출력 신호(IOUT)를 생성할 수 있다. 일 실시예에서, 상기 제 1 엠파시스 드라이버(4120)는 상기 제 1 출력 신호(IOUT)와 상기 제 1 입력 신호(I) 사이에 연결될 수 있다. 이 때, 상기 제 1 엠파시스 드라이버(4120)의 상기 제 3 인버터(4121)는 상기 제 1 출력 신호(IOUT)를 반전시켜 반전된 신호를 상기 제 1 입력 신호(I)와 연결할 수 있다.
상기 제 2 드라이버 회로(4200)는 제 2 메인 드라이버(4210) 및 제 2 엠파시스 드라이버(4220)를 포함할 수 있다. 상기 제 2 메인 드라이버(4210)는 상기 제 2 위상 신호(P90)를 순차적으로 2n회 반전시키는 2n개의 인버터를 포함할 수 있다. 도 7에서, 상기 제 2 메인 드라이버(4210)는 2개의 인버터를 포함하는 것을 예시하였고, 상기 제 2 메인 드라이버(4210)는 제 1 인버터(4211) 및 제 2 인버터(4212)를 포함할 수 있다. 상기 제 1 인버터(4211)는 상기 제 2 위상 신호(P90)를 반전시켜 출력하고, 상기 제 2 인버터(4212)는 상기 제 1 인버터(4211)의 출력을 반전시켜 상기 제 2 출력 신호(QOUT)를 출력할 수 있다. 상기 제 2 엠파시스 드라이버(4220)는 상기 제 2 출력 신호(QOUT)를 반전시키는 1개의 인버터를 포함할 수 있다. 상기 제 2 엠파시스 드라이버(4220)는 제 3 인버터(4221)를 포함할 수 있다. 상기 제 2 드라이버 회로(4200)는 제 4 인버터(4213) 및 제 5 인버터(4214)를 더 포함할 수 있다. 상기 제 4 인버터(4213)는 제 2 입력 신호(Q)를 반전시켜 출력하고, 상기 제 5 인버터(4214)는 상기 제 4 인버터(4213)의 출력을 반전시켜 상기 제 2 위상 신호(P90)를 출력할 수 있다. 일 실시예에서, 상기 제 4 및 제 5 인버터(4213, 4214)는 상기 제 1 및 제 2 인버터(4211, 4212)와 함께 상기 제 2 메인 드라이버(4210)를 구성할 수 있다. 따라서, 상기 제 2 메인 드라이버(4210)는 상기 제 2 입력 신호(Q)를 4회 반전시켜 상기 제 2 출력 신호(QOUT)를 생성할 수 있다. 일 실시예에서, 상기 제 2 엠파시스 드라이버(4220)는 상기 제 2 출력 신호(QOUT)와 상기 제 2 입력 신호(Q) 사이에 연결될 수 있다. 이 때, 상기 제 2 엠파시스 드라이버(4220)의 상기 제 3 인버터(4221)는 상기 제 2 출력 신호(QOUT)를 반전시켜 반전된 신호를 상기 제 2 입력 신호(Q)와 연결할 수 있다.
상기 제 3 드라이버 회로(4300)는 제 3 메인 드라이버(4310) 및 제 3 엠파시스 드라이버(4320)를 포함할 수 있다. 상기 제 3 메인 드라이버(4310)는 상기 제 3 위상 신호(P180)를 순차적으로 2n회 반전시키는 2n개의 인버터를 포함할 수 있다. 도 11에서, 상기 제 3 메인 드라이버(4310)는 2개의 인버터를 포함하는 것을 예시하였고, 상기 제 3 메인 드라이버(4310)는 제 1 인버터(4311) 및 제 2 인버터(4312)를 포함할 수 있다. 상기 제 1 인버터(4311)는 상기 제 3 위상 신호(P180)를 반전시켜 출력하고, 상기 제 2 인버터(4312)는 상기 제 1 인버터(4311)의 출력을 반전시켜 상기 제 3 출력 신호(IBOUT)를 출력할 수 있다. 상기 제 3 엠파시스 드라이버(4320)는 상기 제 3 출력 신호(IBOUT)를 반전시키는 1개의 인버터를 포함할 수 있다. 상기 제 3 엠파시스 드라이버(4320)는 제 3 인버터(4321)를 포함할 수 있다. 상기 제 3 드라이버 회로(4310)는 제 4 인버터(4313) 및 제 5 인버터(4314)를 더 포함할 수 있다. 상기 제 4 인버터(4313)는 제 3 입력 신호(IB)를 반전시켜 출력하고, 상기 제 5 인버터(4314)는 상기 제 4 인버터(4313)의 출력을 반전시켜 상기 제 3 위상 신호(P180)를 출력할 수 있다. 일 실시예에서, 상기 제 4 및 제 5 인버터(4313, 4314)는 상기 제 1 및 제 2 인버터(4311, 4312)와 함께 상기 제 3 메인 드라이버(4310)를 구성할 수 있다. 따라서, 상기 제 3 메인 드라이버(4310)는 상기 제 3 입력 신호(IB)를 4회 반전시켜 상기 제 3 출력 신호(IBOUT)를 생성할 수 있다. 일 실시예에서, 상기 제 3 엠파시스 드라이버(4320)는 상기 제 3 출력 신호(IBOUT)와 상기 제 3 입력 신호(IB) 사이에 연결될 수 있다. 이 때, 상기 제 3 엠파시스 드라이버(4320)의 상기 제 3 인버터(4321)는 상기 제 3 출력 신호(IBOUT)를 반전시켜 반전된 신호를 상기 제 3 입력 신호(IB)와 연결할 수 있다.
상기 제 4 드라이버 회로(4400)는 제 4 메인 드라이버(4410) 및 제 4 엠파시스 드라이버(4420)를 포함할 수 있다. 상기 제 4 메인 드라이버(4410)는 상기 제 4 위상 신호(P270)를 순차적으로 2n회 반전시키는 2n개의 인버터를 포함할 수 있다. 도 11에서, 상기 제 4 메인 드라이버(4410)는 2개의 인버터를 포함하는 것을 예시하였고, 상기 제 4 메인 드라이버(4410)는 제 1 인버터(4411) 및 제 2 인버터(4412)를 포함할 수 있다. 상기 제 1 인버터(4411)는 상기 제 4 위상 신호(P270)를 반전시켜 출력하고, 상기 제 2 인버터(4412)는 상기 제 1 인버터(4411)의 출력을 반전시켜 상기 제 4 출력 신호(QBOUT)를 출력할 수 있다. 상기 제 4 엠파시스 드라이버(4420)는 상기 제 4 출력 신호(QBOUT)를 반전시키는 1개의 인버터를 포함할 수 있다. 상기 제 4 엠파시스 드라이버(4420)는 제 3 인버터(4421)를 포함할 수 있다. 상기 제 4 드라이버 회로(4410)는 제 4 인버터(4413) 및 제 5 인버터(4414)를 더 포함할 수 있다. 상기 제 4 인버터(4413)는 제 4 입력 신호(QB)를 반전시켜 출력하고, 상기 제 5 인버터(4414)는 상기 제 4 인버터(4413)의 출력을 반전시켜 상기 제 4 위상 신호(P270)를 출력할 수 있다. 일 실시예에서, 상기 제 4 및 제 5 인버터(4413, 4414)는 상기 제 1 및 제 2 인버터(4411, 4412)와 함께 상기 제 4 메인 드라이버(4410)를 구성할 수 있다. 따라서, 상기 제 4 메인 드라이버(4410)는 상기 제 4 입력 신호(QB)를 4회 반전시켜 상기 제 4 출력 신호(QBOUT)를 생성할 수 있다. 일 실시예에서, 상기 제 4 엠파시스 드라이버(4420)는 상기 제 4 출력 신호(QBOUT)와 상기 제 4 입력 신호(QB) 사이에 연결될 수 있다. 이 때, 상기 제 4 엠파시스 드라이버(4420)의 상기 제 3 인버터(4421)는 상기 제 4 출력 신호(QBOUT)를 반전시켜 반전된 신호를 상기 제 4 입력 신호(QB)와 연결할 수 있다.
도 12는 도 11에 도시된 본 발명의 실시예에 따른 신호 드라이버 회로(400)로부터 생성되는 출력 신호(IOUT, QOUT, IBOUT, QBOUT)의 파형을 보여주는 도면이다. 상기 제 1 내지 제 4 엠파시스 드라이버(4120, 4220, 4320, 4420)는 상기 제 1 내지 제 4 출력 신호(IOUT, QOUT, IBOUT, QBOUT)에 대해 엠파시스를 각각 수행할 수 있다. 상기 제 1 출력 신호(IOUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 제 1 출력 신호(IOUT)의 하이 레벨은 제 1 고전압(VH1)의 레벨을 가질 수 있고, 상기 제 1 엠파시스 드라이버(4120)에 의해 상기 제 1 출력 신호(IOUT)의 하이 레벨은 상기 제 1 고전압(VH1)의 레벨보다 낮은 레벨을 갖는 제 2 고전압(VH2)의 레벨로 하강할 수 있다. 상기 제 1 출력 신호(IOUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 제 1 출력 신호(IOUT)의 로우 레벨은 제 1 저전압(VL1)의 레벨을 가질 수 있고, 상기 제 1 엠파시스 드라이버(4120)에 의해 상기 제 1 출력 신호(IOUT)의 로우 레벨은 상기 제 1 저전압(VL1)의 레벨보다 높은 레벨을 갖는 제 2 저전압(VL2)의 레벨로 상승할 수 있다. 상기 제 2 출력 신호(QOUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 제 2 출력 신호(QOUT)의 하이 레벨은 상기 제 1 고전압(VH1)의 레벨을 가질 수 있고, 상기 제 2 엠파시스 드라이버(4220)에 의해 상기 제 2 출력 신호(QOUT)의 하이 레벨은 상기 제 2 고전압(VH2)의 레벨로 하강할 수 있다. 상기 제 2 출력 신호(QOUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 제 2 출력 신호(QOUT)의 로우 레벨은 상기 제 1 저전압(VL1)의 레벨을 가질 수 있고, 상기 제 2 엠파시스 드라이버(4220)에 의해 상기 제 2 출력 신호(QOUT)의 로우 레벨은 상기 제 2 저전압(VL2)의 레벨로 상승할 수 있다. 상기 제 3 출력 신호(IBOUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 제 3 출력 신호(IBOUT)의 하이 레벨은 상기 제 1 고전압(VH1)의 레벨을 가질 수 있고, 상기 제 3 엠파시스 드라이버(4320)에 의해 상기 제 3 출력 신호(IBOUT)의 하이 레벨은 상기 제 2 고전압(VH2)의 레벨로 하강할 수 있다. 상기 제 3 출력 신호(IBOUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 제 3 출력 신호(IBOUT)의 로우 레벨은 상기 제 1 저전압(VL1)의 레벨을 가질 수 있고, 상기 제 3 엠파시스 드라이버(4320)에 의해 상기 제 3 출력 신호(IBOUT)의 로우 레벨은 상기 제 2 저전압(VL2)의 레벨로 상승할 수 있다. 상기 제 4 출력 신호(QBOUT)가 로우 레벨에서 하이 레벨로 천이될 때, 상기 제 4 출력 신호(QBOUT)의 하이 레벨은 상기 제 1 고전압(VH1)의 레벨을 가질 수 있고, 상기 제 4 엠파시스 드라이버(4420)에 의해 상기 제 4 출력 신호(QBOUT)의 하이 레벨은 상기 제 2 고전압(VH2)의 레벨로 하강할 수 있다. 상기 제 4 출력 신호(QBOUT)가 하이 레벨에서 로우 레벨로 천이될 때, 상기 제 4 출력 신호(QBOUT)의 로우 레벨은 상기 제 1 저전압(VL1)의 레벨을 가질 수 있고, 상기 제 4 엠파시스 드라이버(4420)에 의해 상기 제 4 출력 신호(QBOUT)의 로우 레벨은 상기 제 2 저전압(VL2)의 레벨로 상승할 수 있다.
도 13은 본 발명의 실시예에 따른 신호 드라이버 회로의 구성(500)을 보여주는 도면이다. 도 13에서, 상기 신호 드라이버 회로는 제 1 메인 드라이버(510), 제 2 메인 드라이버(520) 및 제 1 엠파시스 드라이버(550)를 포함할 수 있다. 상기 제 1 메인 드라이버(510)는 제 1 위상 신호(P0)를 반전시켜 제 1 중간 신호(M0)를 생성하고, 상기 제 1 중간 신호(M0)를 반전시켜 제 1 출력 신호(IOUT)를 생성할 수 있다. 상기 제 2 메인 드라이버(520)는 제 2 위상 신호(P90)를 반전시켜 제 2 중간 신호(M90)를 생성하고, 상기 제 2 중간 신호(M90)를 반전시켜 제 2 출력 신호(QOUT)를 생성할 수 있다. 예를 들어, 상기 제 2 위상 신호(P90)는 상기 제 1 위상 신호(P0)와 90도의 위상 차이를 갖는 신호일 수 있다. 상기 제 1 엠파시스 드라이버(550)는 상기 제 2 위상 신호(P90)를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호(P0)와 연결할 수 있다. 상기 제 1 엠파시스 드라이버(550)는 상기 제 1 출력 신호(IOUT)에 대해 엠파시스를 수행할 수 있다.
상기 신호 드라이버 회로(500)는 제 3 메인 드라이버(530) 및 제 2 엠파시스 드라이버(560)를 더 포함할 수 있다. 상기 제 3 메인 드라이버(530)는 제 3 위상 신호(P180)를 반전시켜 제 3 중간 신호(M180)를 생성하고, 상기 제 3 중간 신호(M180)를 반전시켜 제 3 출력 신호(IBOUT)를 생성할 수 있다. 예를 들어, 상기 제 3 위상 신호(P180)는 상기 제 2 위상 신호(P90)와 90도의 위상 차이를 가질 수 있고, 상기 제 1 위상 신호(P0)와 180도의 위상 차이를 가질 수 있다. 상기 제 2 엠파시스 드라이버(560)는 상기 제 3 위상 신호(P180)를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호(P180)와 연결할 수 있다. 상기 제 2 엠파시스 드라이버(560)는 상기 제 2 출력 신호(QOUT)에 대해 엠파시스를 수행할 수 있다.
상기 신호 드라이버 회로(500)는 제 4 메인 드라이버(540), 제 3 엠파시스 드라이버(570) 및 제 4 엠파시스 드라이버(580)를 더 포함할 수 있다. 상기 제 4 메인 드라이버(540)는 제 4 위상 신호(P270)를 반전시켜 제 4 중간 신호(M270)를 생성하고, 상기 제 4 중간 신호(M270)를 반전시켜 제 4 출력 신호(QBOUT)를 생성할 수 있다. 예를 들어, 상기 제 4 위상 신호(P270)는 상기 제 3 위상 신호(P180)와 90도의 위상 차이를 가질 수 있고, 상기 제 1 위상 신호(P0)와 270도의 위상 차이를 가질 수 있다. 상기 제 3 엠파시스 드라이버(570)는 상기 제 4 위상 신호(P270)를 반전시켜 상기 반전된 신호를 상기 제 3 위상 신호(P180)와 연결할 수 있다. 상기 제 3 엠파시스 드라이버(570)는 상기 제 3 출력 신호(IBOUT)에 대해 엠파시스를 수행할 수 있다. 상기 제 4 엠파시스 드라이버(580)는 상기 제 1 위상 신호(P0)를 반전시켜 상기 반전된 신호를 상기 제 4 위상 신호(P270)와 연결할 수 있다. 상기 제 4 엠파시스 드라이버(580)는 상기 제 4 출력 신호(QBOUT)에 대해 엠파시스를 수행할 수 있다. 상기 신호 드라이버 회로(500)는 상기 제 1 내지 제 4 메인 드라이버(510, 520, 530, 540)와 상기 제 1 내지 제 4 엠파시스 드라이버(550, 560, 570, 580)의 연결관계를 통해 도 11에 도시된 신호 드라이버 회로(400)와 실질적으로 동일한 동작 및 효과를 얻을 수 있다.
도 13에서, 상기 제 1 메인 드라이버(510)는 제 1 인버터(511) 및 제 2 인버터(512)를 포함할 수 있다. 상기 제 1 인버터(511)는 상기 제 1 위상 신호(P0)를 반전시켜 상기 제 1 중간 신호(M0)를 출력할 수 있다. 상기 제 2 인버터(512)는 상기 제 1 중간 신호(M0)를 반전시켜 상기 제 1 출력 신호(IOUT)를 출력할 수 있다. 상기 제 1 엠파시스 드라이버(550)는 인버터(551)를 포함할 수 있다. 상기 인버터(551)는 상기 제 2 위상 신호(P90)를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호(P0)와 연결할 수 있다. 상기 제 1 메인 드라이버(510)는 제 3 인버터(513) 및 제 4 인버터(514)를 더 포함할 수 있다. 상기 제 3 인버터(513)는 제 1 입력 신호(I)를 수신하고, 상기 제 1 입력 신호(I)를 반전시켜 출력할 수 있다. 상기 제 4 인버터(514)는 상기 제 3 인버터(513)의 출력을 반전시켜 상기 제 1 위상 신호(P0)를 생성할 수 있다.
상기 제 2 메인 드라이버(520)는 제 1 인버터(521) 및 제 2 인버터(522)를 포함할 수 있다. 상기 제 1 인버터(521)는 상기 제 2 위상 신호(P90)를 반전시켜 상기 제 2 중간 신호(M90)를 출력할 수 있다. 상기 제 2 인버터(522)는 상기 제 2 중간 신호(M90)를 반전시켜 상기 제 2 출력 신호(QOUT)를 출력할 수 있다. 상기 제 2 엠파시스 드라이버(560)는 인버터(561)를 포함할 수 있다. 상기 인버터(561)는 상기 제 3 위상 신호(P180)를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호(P0)와 연결할 수 있다. 상기 제 2 메인 드라이버(520)는 제 3 인버터(523) 및 제 4 인버터(524)를 더 포함할 수 있다. 상기 제 3 인버터(523)는 제 2 입력 신호(Q)를 수신하고, 상기 제 2 입력 신호(Q)를 반전시켜 출력할 수 있다. 상기 제 4 인버터(524)는 상기 제 3 인버터(523)의 출력을 반전시켜 상기 제 2 위상 신호(P90)를 생성할 수 있다.
상기 제 3 메인 드라이버(530)는 제 1 인버터(531) 및 제 2 인버터(532)를 포함할 수 있다. 상기 제 1 인버터(531)는 상기 제 3 위상 신호(P180)를 반전시켜 상기 제 3 중간 신호(M180)를 출력할 수 있다. 상기 제 2 인버터(532)는 상기 제 3 중간 신호(M180)를 반전시켜 상기 제 3 출력 신호(IBOUT)를 출력할 수 있다. 상기 제 3 엠파시스 드라이버(570)는 인버터(571)를 포함할 수 있다. 상기 인버터(571)는 상기 제 3 위상 신호(P180)를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호(P90)와 연결할 수 있다. 상기 제 3 메인 드라이버(530)는 제 3 인버터(533) 및 제 4 인버터(534)를 더 포함할 수 있다. 상기 제 3 인버터(533)는 제 3 입력 신호(IB)를 수신하고, 상기 제 3 입력 신호(IB)를 반전시켜 출력할 수 있다. 상기 제 4 인버터(534)는 상기 제 3 인버터(533)의 출력을 반전시켜 상기 제 3 위상 신호(P180)를 생성할 수 있다.
상기 제 4 메인 드라이버(540)는 제 1 인버터(541) 및 제 2 인버터(542)를 포함할 수 있다. 상기 제 1 인버터(541)는 상기 제 4 위상 신호(P270)를 반전시켜 상기 제 4 중간 신호(M270)를 출력할 수 있다. 상기 제 2 인버터(542)는 상기 제 4 중간 신호(M270)를 반전시켜 상기 제 4 출력 신호(QBOUT)를 출력할 수 있다. 상기 제 4 엠파시스 드라이버(580)는 인버터(581)를 포함할 수 있다. 상기 인버터(581)는 상기 제 1 위상 신호(P0)를 반전시켜 상기 반전된 신호를 상기 제 4 위상 신호(P270)와 연결할 수 있다. 상기 제 4 메인 드라이버(540)는 제 3 인버터(543) 및 제 4 인버터(544)를 더 포함할 수 있다. 상기 제 3 인버터(543)는 제 4 입력 신호(QB)를 수신하고, 상기 제 4 입력 신호(QB)를 반전시켜 출력할 수 있다. 상기 제 4 인버터(544)는 상기 제 3 인버터(543)의 출력을 반전시켜 상기 제 4 위상 신호(P270)를 생성할 수 있다.
상기 제 1 내지 제 4 엠파시스 드라이버(550, 560, 570, 580)는 다양한 연결관계를 갖도록 변화 및/또는 수정될 수 있다. 일 실시예에서, 상기 제 1 엠파시스 드라이버(550)는 상기 제 2 중간 신호(M90) 및 상기 제 1 중간 신호(M0) 사이를 연결하고, 상기 제 2 엠파시스 드라이버(560)는 상기 제 3 중간 신호(M180) 및 상기 제 2 중간 신호(M90) 사이를 연결하며, 상기 제 3 엠파시스 드라이버(570)는 상기 제 4 중간 신호(M270) 및 상기 제 3 중간 신호(M180) 사이를 연결하고, 상기 제 4 엠파시스 드라이버(580)는 상기 제 1 중간 신호(M0) 및 상기 제 4 중간 신호(M270) 사이를 연결할 수 있도록 수정될 수 있다. 일 실시예에서, 상기 제 1 엠파시스 드라이버(550)는 상기 제 2 입력 신호(Q)와 상기 제 1 입력 신호(I) 사이를 연결하고, 상기 제 2 엠파시스 드라이버(560)는 상기 제 3 입력 신호(IB)와 상기 제 2 입력 신호(Q) 사이를 연결하며, 상기 제 3 엠파시스 드라이버(570)는 상기 제 4 입력 신호(QB)와 상기 제 3 입력 신호(IB) 사이를 연결하고, 상기 제 4 엠파시스 드라이버(580)는 상기 제 1 입력 신호(I)와 상기 제 4 입력 신호(QB) 사이를 연결하도록 수정될 수 있다. 일 실시예에서, 상기 제 1 엠파시스 드라이버(550)는 상기 제 2 출력 신호(QOUT)와 상기 제 1 출력 신호(IOUT) 사이를 연결하고, 상기 제 2 엠파시스 드라이버(560)는 상기 제 3 출력 신호(IBOUT)와 상기 제 2 출력 신호(QOUT) 사이를 연결하며, 상기 제 3 엠파시스 드라이버(570)는 상기 제 4 출력 신호(QBOUT)와 상기 제 3 출력 신호(IBOUT) 사이를 연결하고, 상기 제 4 엠파시스 드라이버(580)는 상기 제 1 출력 신호(IOUT)와 상기 제 4 출력 신호(QBOUT) 사이를 연결하도록 수정될 수 있다. 일 실시예에서, 상기 제 1 엠파시스 드라이버(550)는 상기 제 2 메인 드라이버(520)의 제 3 및 제 4 인버터(523, 524) 사이와 상기 제 1 메인 드라이버(510)의 제 3 및 제 4 인버터(513, 514) 사이를 연결하고, 상기 제 2 엠파시스 드라이버(560)는 상기 제 3 메인 드라이버(530)의 제 3 및 제 4 인버터(533, 534) 사이와 상기 제 2 메인 드라이버(520)의 제 3 및 제 4 인버터(523, 524) 사이를 연결하고, 상기 제 3 엠파시스 드라이버(570)는 상기 제 4 메인 드라이버(540)의 제 3 및 제 4 인버터(543, 544) 사이와 상기 제 3 메인 드라이버(530)의 제 3 및 제 4 인버터(533, 534) 사이를 연결하고, 상기 제 4 엠파시스 드라이버(580)는 상기 제 1 메인 드라이버(510)의 제 3 및 제 4 인버터(513, 514) 사이와 상기 제 4 메인 드라이버(540)의 제 3 및 제 4 인버터(543, 544) 사이를 연결하도록 수정될 수 있다.
도 14는 본 발명의 실시예에 따른 반도체 장치(1)의 구성을 보여주는 도면이다. 도 14는 앞서 설명된 본 발명의 다양한 실시예에 따른 신호 드라이버 회로가 반도체 장치로 적용된 일 예시를 보여줄 수 있다. 도 14에서, 상기 반도체 장치(1)는 복수의 패드를 포함할 수 있다. 상기 복수의 패드는 외부 장치(도시하지 않음)와 통신하기 위한 신호 전송 경로일 수 있다. 상기 복수의 패드는 일부는 양방향 신호 전송 경로일 수 있고, 나머지는 단방향 신호 전송 경로일 수 있다. 상기 반도체 장치(1)는 상기 복수의 패드를 통해 상기 외부 장치로부터 다양한 신호를 수신하거나 상기 외부 장치로 다양한 신호를 전송할 수 있다. 상기 다양한 신호들은 클럭 신호에 동기하여 전송될 수 있다. 상기 복수의 패드는 상기 클럭 신호에 동기하여 상기 외부 장치로부터 상기 다양한 신호를 수신하거나 상기 클럭 신호에 동기하여 상기 외부 장치로 상기 다양한 신호를 전송할 수 있다. 상기 다양한 신호는 예를 들어, 데이터 신호, 데이터 마스킹 신호, 오류 검출 코드 및 데이터 스트로브 신호 등을 포함할 수 있다. 상기 데이터 신호는 상기 외부 장치와 상기 반도체 장치(1) 사이에서 양방향 전송될 수 있고, 제 1 내지 제 8 데이터 패드(DQ0, DQ1, DQ2, DQ3, DQ4, DQ5, DQ6, DQ7)는 상기 클럭 신호에 동기하여 서로 다른 스트림의 데이터 신호를 외부 장치로부터 수신하거나 상기 외부 장치로 전송할 수 있다. 상기 데이터 마스킹 신호는 특정 데이터 신호가 기입되는 것을 방지하는 신호로서 상기 외부 장치로부터 상기 반도체 장치(1)로 단방향 전송되는 신호일 수 있다. 데이터 마스킹 패드(DMI)는 상기 클럭 신호에 동기하여 상기 데이터 마스킹 신호를 수신할 수 있다. 상기 오류 검출 코드는 상기 반도체 장치(1)로부터 검출된 오류 정보로서 상기 반도체 장치(1)로부터 상기 외부 장치로 단방향 전송되는 신호일 수 있다. 오류 검출 코드 패드(EDC)는 상기 클럭 신호에 동기하여 상기 오류 검출 코드를 상기 외부 장치로 전송할 수 있다. 상기 데이터 스트로브 신호는 상기 반도체 장치(1)가 상기 외부 장치로 데이터 신호를 전송할 때 상기 데이터 신호가 전송되는 타이밍과 동기되는 신호일 수 있다. 데이터 스트로브 패드(RDQS)는 상기 클럭 신호에 기초하여 상기 데이터 스트로브 신호를 생성할 수 있다.
상기 반도체 장치(1)는 클럭 생성 회로(1100) 및 신호 드라이버 회로(1200)를 포함할 수 있다. 상기 클럭 생성 회로(1100)는 외부 클럭 신호(WCK, WCKB)를 수신하고, 상기 외부 클럭 신호(WCK, WCKB)로부터 내부 클럭 신호(I, Q, IB, QB)를 생성할 수 있다. 상기 외부 클럭 신호(WCKB)는 상기 외부 클럭 신호(WCK)의 상보 클럭 신호일 수 있다. 상기 외부 클럭 신호(WCK, WCKB)는 상대적으로 높은 주파수를 갖는 신호일 수 있고, 상기 클럭 생성 회로(1100)는 상기 외부 클럭 신호(WCK, WCKB)를 주파수 분주하여 상기 내부 클럭 신호(I, Q, IB, QB)를 생성할 수 있다. 상기 클럭 생성 회로(1100)는 멀티 페이즈 클럭 신호를 생성할 수 있고, 예를 들어, 상기 내부 클럭 신호(I, Q, IB, QB)는 서로 90도의 위상 차이를 갖는 4개의 클럭 신호를 포함할 수 있다.
상기 반도체 장치(1)는 클럭 신호를 필요로 하는 상기 복수의 패드로 상기 클럭 신호를 제공하기 위해 상기 신호 드라이버 회로(1200)를 포함할 수 있다. 상기 신호 드라이버 회로(1200)는 상기 클럭 생성 회로(1100)로부터 생성된 상기 내부 클럭 신호(I, Q, IB, QB)를 수신하고, 상기 내부 클럭 신호(I, Q, IB, QB)를 구동하여 출력 클럭 신호(IOUT, QOUT, IBOUT, QBOUT)를 생성할 수 있다. 상기 신호 드라이버 회로(1200)는 글로벌 라인(1300)을 통해 상기 출력 클럭 신호(IOUT, QOUT, IBOUT, QBOUT)를 상기 복수의 패드로 전송할 수 있다. 상기 신호 드라이버 회로(1200)는 긴 길이 및 큰 로딩을 갖는 글로벌 라인(1300)을 안정적으로 구동하여 상기 복수의 패드로 상기 출력 클럭 신호(IOUT, QOUT, IBOUT, QBOUT)를 빠른 타이밍에 전송하기 위해 구비될 수 있다. 상기 신호 드라이버 회로(1200)는 상기 반도체 장치(1)의 안정적인 클럭 분배 네트워크를 형성하기 위해 반드시 필요한 구성요소일 수 있다. 도 1, 도4, 도6, 도 8a, 도 8b, 도 9a, 도 9b, 도 11 및 도 13에 도시된 본 발명의 실시예에 따른 신호 드라이버 회로(100A, 100B, 100C, 200A, 200B, 300A, 300B, 400, 500) 중 하나 또는 그 이상이 상기 신호 드라이버 회로(1200)로 적용될 수 있다. 상기 반도체 장치(1)는 복수의 클럭 리피터(CLK RPT)를 더 포함할 수 있다. 상기 복수의 클럭 리피터(CLK RPT)는 상기 복수의 패드에 하나씩 할당될 수 있다. 상기 복수의 클럭 리피터(CLK RPT)는 상기 신호 드라이버 회로(1200)로부터 상기 글로벌 라인(1300)을 통해 전송된 상기 출력 클럭 신호(IOUT, QOUT, IBOUT, QBOUT)를 리피팅하여 상기 복수의 패드로 클럭 신호를 제공할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (22)

  1. 제 1 신호를 수신하고, 상기 제 1 신호를 반전 구동하여 제 2 신호를 출력하는 제 1 반전 드라이버;
    상기 제 2 신호를 수신하고, 상기 제 2 신호를 반전 구동하여 제 3 신호를 출력하는 제 2 반전 드라이버; 및
    상기 제 3 신호를 수신하고, 상기 제 3 신호를 반전 구동하여 상기 반전 구동된 신호를 상기 제 1 신호와 연결하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  2. 제 1 항에 있어서,
    입력 신호를 수신하고, 상기 입력 신호를 반전 구동하여 상기 제 1 신호를 출력하는 입력 반전 드라이버; 및
    상기 제 3 신호를 수신하고, 상기 제 3 신호를 반전 구동하여 출력 신호를 출력하는 출력 반전 드라이버를 더 포함하는 신호 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 엠파시스 드라이버는 상기 출력 신호에 대해 엠파시스를 수행하여 상기 출력 신호의 피크를 형성시키고, 상기 피크의 진폭을 조절하기 위해 구동력이 가변되는 신호 드라이버 회로.
  4. 제 2 항에 있어서,
    상기 출력 신호를 수신하고, 상기 출력 신호를 반전 구동하여 반전 구동된 신호를 상기 제 2 신호와 연결하는 엠파시스 드라이버를 더 포함하는 신호 드라이버 회로.
  5. 제 4 항에 있어서,
    상기 출력 신호를 수신하는 상기 엠파시스 드라이버는 상기 출력 신호에 대해 엠파시스를 수행하여 상기 출력 신호의 피크를 형성시키고, 상기 피크의 진폭을 조절하기 위해 구동력이 가변되는 신호 드라이버 회로.
  6. 제 2 항에 있어서,
    상기 엠파시스 드라이버는 상기 출력 신호에 대해 엠파시스를 수행하여 출력 신호의 피크를 형성시키고, 상기 피크의 펄스 폭을 조절하기 위해 상기 제 3 신호를 가변 지연시키는 RC 지연을 더 포함하는 신호 드라이버 회로.
  7. 제 1 신호를 순차적으로 반전 구동하여 제 2 신호를 출력하는 2n개의 반전 드라이버, n은 1 이상의 정수임; 및
    상기 제 2 신호를 반전 구동하여 상기 반전된 신호를 상기 제 1 신호와 연결하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  8. 제 7 항에 있어서,
    입력 신호를 수신하고, 상기 입력 신호를 적어도 n회 반전 구동하여 상기 제 1 신호를 출력하는 입력 반전 드라이버; 및
    상기 제 2 신호를 수신하고, 상기 제 2 신호를 적어도 n회 반전 구동하여 출력 신호를 출력하는 출력 반전 드라이버를 더 포함하는 신호 드라이버 회로.
  9. 제 8 항에 있어서,
    상기 엠파시스 드라이버는 상기 출력 신호에 대해 엠파시스를 수행하여 상기 출력 신호의 피크를 형성시키고, 상기 피크의 진폭을 조절하기 위해 구동력이 가변되는 신호 드라이버 회로.
  10. 제 9 항에 있어서,
    상기 n이 증가할수록 상기 피크의 펄스 폭을 증가시키는 신호 드라이버 회로.
  11. 제 1 위상 신호를 2n회 반전시켜 제 1 출력 신호를 생성하고, 상기 제 1 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호와 연결하는 제 1 드라이버 회로를 포함하고, n은 1이상의 정수인 신호 드라이버 회로.
  12. 제 11 항에 있어서,
    제 2 위상 신호를 2n회 반전시켜 제 2 출력 신호를 생성하고, 상기 제 2 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호와 연결하는 제 2 드라이버 회로를 더 포함하고, 상기 제 2 위상 신호는 상기 제 1 위상 신호와 90도의 위상 차이를 갖는 신호 드라이버 회로.
  13. 제 12 항에 있어서,
    제 3 위상 신호를 2n회 반전시켜 제 3 출력 신호를 생성하고, 상기 제 3 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 3 위상 신호와 연결하는 제 3 드라이버 회로를 더 포함하고, 상기 제 3 위상 신호는 상기 제 2 위상 신호와 90도의 위상 차이를 갖는 신호 드라이버 회로.
  14. 제 13 항에 있어서,
    제 4 위상 신호를 2n회 반전시켜 제 4 출력 신호를 생성하고, 상기 제 4 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 4 위상 신호와 연결하는 제 4 드라이버 회로를 더 포함하고, 상기 제 4 위상 신호는 상기 제 3 위상 신호와 90도의 위상 차이를 갖는 신호 드라이버 회로.
  15. 제 14 항에 있어서,
    상기 제 1 드라이버 회로는 상기 제 1 위상 신호를 순차적으로 반전 구동하여 상기 제 1 출력 신호를 생성하는 2n개의 인버터를 포함하는 메인 드라이버; 및
    상기 제 1 출력 신호를 반전 구동하여 반전 구동된 신호를 상기 제 1 위상 신호와 연결하는 인버터를 포함하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  16. 제 14 항에 있어서,
    상기 제 2 드라이버 회로는 상기 제 2 위상 신호를 순차적으로 반전 구동하여 상기 제 2 출력 신호를 생성하는 2n개의 인버터를 포함하는 메인 드라이버; 및
    상기 제 2 출력 신호를 반전 구동하여 반전 구동된 신호를 상기 제 2 위상 신호와 연결하는 인버터를 포함하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  17. 제 14 항에 있어서,
    상기 제 3 드라이버 회로는 상기 제 3 위상 신호를 순차적으로 반전 구동하여 상기 제 3 출력 신호를 생성하는 2n개의 인버터를 포함하는 메인 드라이버; 및
    상기 제 3 출력 신호를 반전 구동하여 반전 구동된 신호를 상기 제 3 위상 신호와 연결하는 인버터를 포함하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  18. 제 14 항에 있어서,
    상기 제 4 드라이버 회로는 상기 제 4 위상 신호를 순차적으로 반전 구동하여 상기 제 4 출력 신호를 생성하는 2n개의 인버터를 포함하는 메인 드라이버; 및
    상기 제 4 출력 신호를 반전 구동하여 반전 구동된 신호를 상기 제 4 위상 신호와 연결하는 인버터를 포함하는 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  19. 제 1 위상 신호를 반전시켜 제 1 중간 위상 신호를 생성하고, 상기 제 1 중간 위상 신호를 반전시켜 제 1 출력 신호를 생성하는 제 1 드라이버 회로;
    제 2 위상 신호를 반전시켜 제 2 중간 위상 신호를 생성하고, 상기 제 2 중간 위상 신호를 반전시켜 제 2 출력 신호를 생성하고, 상기 제 2 위상 신호는 상기 제 1 위상 신호와 90도의 위상 차이를 갖는 제 2 드라이버 회로; 및
    상기 제 2 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 1 위상 신호와 연결하거나, 상기 제 2 중간 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 1 중간 위상 신호와 연결하거나, 또는 상기 제 2 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 1 출력 신호와 연결하는 제 1 엠파시스 드라이버를 포함하는 신호 드라이버 회로.
  20. 제 19 항에 있어서,
    제 3 위상 신호를 반전시켜 제 3 중간 위상 신호를 생성하고, 상기 제 3 중간 위상 신호를 반전시켜 제 3 출력 신호를 생성하고, 상기 제 3 위상 신호는 상기 제 2 위상 신호와 90도의 위상 차이를 갖는 제 3 드라이버 회로; 및
    상기 제 3 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 2 위상 신호와 연결하거나, 상기 제 3 중간 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 2 중간 위상 신호와 연결하거나, 또는 상기 제 3 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 2 출력 신호와 연결하는 제 2 엠파시스 드라이버를 더 포함하는 신호 드라이버 회로.
  21. 제 20 항에 있어서,
    제 4 위상 신호를 반전시켜 제 4 중간 위상 신호를 생성하고, 상기 제 4 중간 위상 신호를 반전시켜 제 4 출력 신호를 생성하고, 상기 제 4 위상 신호는 상기 제 3 위상 신호와 90도의 위상 차이를 갖는 제 4 드라이버 회로; 및
    상기 제 4 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 3 위상 신호와 연결하거나, 상기 제 4 중간 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 3 중간 위상 신호와 연결하거나, 또는 상기 제 4 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 3 출력 신호와 연결하는 제 3 엠파시스 드라이버를 더 포함하는 신호 드라이버 회로.
  22. 제 21 항에 있어서,
    상기 제 1 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 4 위상 신호와 연결하거나, 상기 제 1 중간 위상 신호를 반전시켜 상기 반전된 신호를 상기 제 4 중간 위상 신호와 연결하거나, 또는 상기 제 1 출력 신호를 반전시켜 상기 반전된 신호를 상기 제 4 출력 신호와 연결하는 제 4 엠파시스 드라이버를 더 포함하는 신호 드라이버 회로.
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